半定制设计——8阶FIR低通数字滤波器电路案例.docVIP

工作计划与进度安排: 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）； 第 9-10天：约束设计，综合（验收约束与综合结果）； 第11-12天：布局布线，完成版图（验收版图结果）； 第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）； 第15天：整理设计资料，验收合格后进行答辩。 摘 要 关键词 Verilog HDL；tcl；Design Compiler；逻辑综合；Encounter；物理验证；后仿真； 目 录 摘 要 III 引 言 1 1 总体电路结构设计 2 1.1 FIR数字滤波器原理 2 1.2 抽头系数计算 3 1.3 功能电路设计 4 1.4 顶层TOP的设计 6 2 功能仿真 7 2.1 仿真的功能列表 7 2.2 顶层仿真平台与激励 7 2.3 电路功能仿真结果 8 3 约束及逻辑综合 9 3.1 约束策略 9 3.2 脚本 9 3.3 综合文件 11 3.4 综合环境 12 3.5 综合过程 12 3.5.1 综合流程 12 3.5.2 综合操作过程 13 4 布局布线 14 4.1 文件准备 14 4.2 布局布线过程 14 4.3 物理验证 16 5 后仿真 17 6 总结 18 参考文献 19 附录A：顶层设计源代码 20 附录B：电路源代码 21 附录C：设计约束代码 28 附录D：IO文件代码 29 1 总体电路结构设计 1.1 FIR数字滤波器原理 数字滤波器的功能一般是用来变换时域或者频域中某些要求信号的属性，滤除信号中某一部分频率分量。经过数字滤波器的信号是让其频谱与数字滤波器的频率响应相乘从而得出新的结果。经过一个线性卷积过程，从时域上输入信号与滤波器的单位冲击响应作一个卷积和。下面是卷积定义式： LTI数字滤波器在一般情况下分为有限脉冲响应（Finite impulse response）和无限脉冲响应(Infinite impulse response)，FIR数字滤波器的设计方法和IIR滤波器的设计方法有很大的差别。 通常情况下一般数字滤波器的N阶FIR数字滤波器基于输入信号x(n)的表达式为： 这个公式给我们了一个非常明了的直接型网络结构，该结构表现出N个乘法器，每次采样y(n)的内容是n次乘法和n-1次加法，然后做乘累加之和。如图1.1所示。 图1 FIR滤波器直接型网络结构 又以上两式可得： 移相并利用三角公式化简得到： 从数字信号处理学科中知道函数 关于求和区间的中心（N-1）/2奇对称，于是我们要求 和h(n)满足如下条件： 其中对应的有图2 线性相位FIR滤波器结构 1.3 功能电路设计 功能电路电路根据信号功能将接口分为4部分，分别是时钟信号、复位信号、信号、信号。具体接口如下表1.所示。 名称 IO属性 描述 备注 clk in 输入时钟，频率1Hz 上升沿有效 rst in 复位信号，给初值 低电平有效 [7:0] in 输入8bit的信号 y[7:0] out 经过处理后输出的8bit结果 电路的功能框图如下所示。 图中输入信号clk和复位信号rst，分别要接到有需要时钟和复位的，电路的输出为。 主要是对进行，产生0[7:0]、1[7:0]……、7[7:0]，输出给后面的。 乘法模块由4个mult模块构成，mult的功能就是进行单精度浮点乘法运算。乘法模块的h0、h1、h2、h3就是抽头系数h(0)，h(1)，h(2)，h(3)，这里定义为常数就行了，最后输出fff0[31:0]、fff1[31:0]、fff2[31:0]、fff3[31:0]给后面的求和模块。 求和模块由3个add模块构成，add的功能就是进行单精度的浮点加法运算。求和模块输出y2[31:0]给之后的整数化模块。 整数化模块是将产生的单精度浮点数进行整数化，产生8bit的y[7:0]就是最后的输出信号。 1.4 顶层TOP的设计 因为本设计是要一起综合功能电路和PAD，所以需要顶层的文件，该文件为FIR.v，此部分内部包含了功能电路和PAD。具体接口如下表1.2所示。 表1.2 TOP的接口信号表 名称 IO属性 描述 备注 in 外部输入时钟，频率1Hz 上升沿有效 R in 外部输入到TOP的复位信号 低电平有效 [7