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TFT集成的显示器驱动电路研究  IVO-GIA技术开发 报告人：廖聪维 日期：2014-06-17 Outlines 一、 技术参数简介 二、 主要的困难 三、可能的解决方案 一、技术参数简介 (1) 1080根Gate line；Gate line负载：R=4.85kOhm, C=880pF. (2) 使用双端对冲设计； (3) 所有的CLK、STV控制信号总数不超过8个（不是强制要求，主要为单个level shifter 最多8个Channel）。 (4) 重点考虑：低功耗、高信赖性、Process Magin高。(咨询David，功耗值？高信赖？Margain多大？) (5) TFT数目不做限制。 28寸FHD 机种的GIA 一、技术参数简介 行扫描时间，1s/60/1080=15.43us 受限于行扫描时间，不用dual-gate, triple-gate等设计，但是bi-scan的功能尽量保持 低功耗，拿多个电路进行功耗的比较，选择最低功耗的方案；具体值还没有确定。但是要考虑两个方面内容：1，clock line上的负载量不能太重，否则delay严重，而且动态功耗很大；2，GIA的功耗太大，level shifter可能无法正常地输出。 高信赖性，多个电路比较，取vth shift冗余量最大的一个 制程margin，高低温情况下，TFT的电流特性存在差别，GIA设计应该能够覆盖 参数细节（1） 一、技术参数简介 VGH，VGL，具体值还没有确定，VGH在20V以上，约小越好。 a-Si:H TFT可以沿用以前的模型。IVO正在调整制程，迁移率可能提高，但是可靠性、SS性能下降。 大尺寸面板上，bus line上的RC delay不可忽略，近端、远端的差距可能显著：0803的面板上，时钟线的近、远端的tr之间差1us(GIA的输入端口) 双端驱动的特殊考虑，如果单边存在VTH或者mobility的衰减(例如左边u~0.35，右边u~0.2)，不能造成画面异常；单边GIA电路失效，不能造成画异 时间限制：9月份可能列入TOP项目制作 参数细节（2） 二、主要的困难 1、如何提高GIA电路的速度？ 2、如何减少输入信号线上RC delay的影响？ 3、重负载低温GIA可能较难工作 4、如何在时钟线数量较少情况下（6个时钟）实现低功耗GIA设计？ 5、新的高可靠的GIA设计？ 三、可能的解决方案 某公司GIA方案(1) 三、可能的解决方案 某公司GIA方案(2) 三、可能的解决方案 某公司GIA方案(3) 双边驱动 三、可能的解决方案 某公司GIA方案(4) 可能存在的问题 电路的拆解可能正确，但是时序不一定完全一致 结构类似于AUO的GIA，但是AUO的时序QB1和QB2是低频时钟信号 三、可能的解决方案 利用乘法原理，最大程度地减少下拉电路的规模 因为1080=6*180，所以采用180级的SR乘以6级分路器，在前面的180级SR中解决下拉电路的问题 逐级传递的脉冲如何保证不衰减？ 移位寄存器部分传递逻辑 各级buffer的输出相对独立 三、可能的解决方案 奇/偶数级buffer共用Q点 移位寄存器部分、低电平维持部分、buffer部分 三、可能的解决方案 初步设计结果 三、可能的解决方案 下一步计划 准确评估GIA相关信号的RC delay 进一步明确设计目标 考虑更优化的GIA方案 谢 谢 ！ 请指正！ TFT集成的显示器驱动电路研究