电子技术复习.ppt

2、状态化简 3、状态分配 a=00, b=01, c=10, d=11 4、输出方程 和激励方程 5、画出逻辑图 6、不用检查自启动能力 数制与编码 1、二、八、十、十六进制数制转换 2、8421、2421、5421、余3、格雷码编码规律，与0、1、2、3、4、5、6、7、8、9的对应关系 3、真值、原码、反码、补码 4、基本逻辑运算：与、或、非、与非、或非、同或、异或7种逻辑运算 二、逻辑代数 1、定律、恒等式 2、逻辑规则（代入、对偶、反演） 3、逻辑函数化简 三、组合逻辑电路 1、概念p127 2、组合逻辑电路的分析 3、组合逻辑电路的设计 4、常用组合逻辑器件（138、151、全加器） 四、锁存器、触发器 1、概念（锁存器对电平敏感，触发器对边沿敏感） 2、SR、T、D、JK触发器特征方程、约束条件、与D触发器的转换P226—231 五、时序逻辑电路 1、概念p245计数器 2、同步时序逻辑电路的分析（ D、JK） 3、同步时序逻辑电路的设计（ D、JK） 4、常用时序逻辑功能部件161 计数器 序列检测器 计数器 非计数器 （+115）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 （—38）=（ ）真值 = （ ）原码 =（ ）反码 =（ ）补码 +111001101110011－100110 1100110 1011001 1011010 逻辑图 ~ 3线–8线译码器的 ~ 含三变量函数的全部最小项。 Y0 Y7 基于这一点用该器件能够方便地实现三变量逻辑函数。 3、用译码器实现逻辑函数。 . . . 当E3 =1 ，E2 = E1 = 0时 用一片74HC138实现函数 首先将函数式变换为最小项之和的形式 在译码器的输出端加一个与非门，即可实现给定的组合 逻辑函数. 6 ． 5．7 试分析图题6．5．7所示电路是几进制计数器，画出各触发器输出端的波形图。 1、激励方程 状态方程 2、状态表 3、波形图 4、模5计数器 6.5.6试用上升沿触发的D触发器及门电路组成3位同步二进制加计数器，画出逻辑图。 1、状态表 2、激励方程 3、电路图 6．5 ． 9 试用上升沿触发的D触发器和门电路设计一个同步三进制减计数器 1、状态表 2、激励方程 4、检查自启动能力。 将电路的无效状态00，代人状态方程组，其次态为11，即电路能自动进入有效状态11，因此，所设计的计数器能够自启动。 3、电路图 6 ． 5．10试用JK触发器设计一个同步六进制加计数器。 1、状态表 2、激励方程 3、电路图 4、检查自启动能力 当该计数器进入无效状态110时，代人状态方程组，其次态为111；无效状态111其次态为000即 计数器能够自启动 6.3.4 试用下降沿触发的D触发器设计一同步时序电路，其状态图如图题（a）所示，s0、s1、s2的编码如图题（b）所示。 S0=00 S1=01 S2=10 1、状态表 2、激励方程 3、电路图 4、检查自启动能力 无效状态11，代人状态方程组，A=0时次态为10，Y=0；A=1时次态为00，Y=1；。 能够自启动。 6．2．6 试画出图题6． 2．6（a）所示时序电路的状态图，并画出对应于CP的Q1、Q0和输出z的波形，设电路的初始状态为00。 激励方程 1、输出方程 状态方程 2、状态表 状态图 3、波形图 6．3．6 试用上升沿触发的D触发器设计一个1101序列检测器，它有一个输入端A和一个输出端Y。 A：01101101101 Y：00001001001 1、 a:初始状态 b:收到一个1 c:收到11 d:收到110 e:收到1101 输入变量：A 输出变量：Y 状态图 状态表