Vivado 设计流程指导手册 (含安装流程及仿真).pdfVIP

Vivado 设计流程手册 Vivado 设计流程指导手册——2013.4 Vivado 设计分为Project Mode 和Non-project Mode 两种模式，一般简单设计中，我们常 用的是Project Mode。在本手册中，我们将以一个简单的实验案例，一步一步的完成Vivado 的整个设计流程。 一、新建工程 1 、打开 Vivado 2013.4 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools-Vivado 2013.4 下的Vivado 2013.4 打开软件，开启后，软件如下所示： 2、单击上述界面中Create New Project 图标，弹出新建工程向导，点击Next。 依元素科技有限公司 Xilinx 全球合作伙伴 1 / 34 Vivado 设计流程手册 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory 选项，为工程在 指定存储路径下建立独立的文件夹。设置完成后，点击Next。 注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来 组成。 4 、选择RTL Project 一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过 在新建工程的过程中添加设计源文件。点击Next。 5、根据使用的FPGA 开发平台，选择对应的FPGA 目标器件。（在本手册中，以Xilinx 官方开 依元素科技有限公司 Xilinx 全球合作伙伴 2 / 34 Vivado 设计流程手册 发板 KC705 为例，Nexys4 开发板请选择 Artix-7 XC7A100TCSG324-2 的器件，即 Family 和 Subfamily 均为Artix-7，封装形式（Package）为CSG324，速度等级（Speed grade ）为-1，温 度等级（Temp Grade ）为C ）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请 返回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。 依元素科技有限公司 Xilinx 全球合作伙伴 3 / 34 Vivado 设计流程手册 二、设计文件输入 1、如下图所示，点击Flow Navigator 下的Project Manager-Add Sources 或中间Sources 中的 对话框打开设计文件导入添加对话框。 2、选择第二项Add or Create Design Sources，用来添加或新建Verilog 或VHDL 源文件，点击 Next。 依元素科技有限公司 Xilinx 全球合作伙伴 4 / 34 Vivado 设计流程手册 3、如果有现有的V/VHD 文件，可以通过Add Files 一项添加。在这里，我们要新建文件，所 以选择Create File 一项。 4 、在Create Source File 中输入File Name，点击OK 。注：名称中不可出现中文和空格。 依元素