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EDA数字钟设计实验报告
成绩 指导教师 日期
五 邑 大 学 实 验 报 告
实 验 课 程 名 称：
EDA实验
院系名称： 信息工程学院
专业名称： 物联网
实验项目： 数字钟的设计
一、 实验目的
1、掌握可编程逻辑器件的应用开发技术，设计输入、编译、仿真和器件编程；?
2、熟悉一种EDA软件使用；?
3、掌握Verilog设计方法；
4、掌握分模块分层次的设计方法；?
5、用Verilog完成一个多功能数字钟设计。
二、 实验仪器
1、计算机?一台
2、EDA实验板?一块
3、导线 若干
三、实验原理
正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。 2、按键实现“校时”“校分”功能； 3、用扬声器做整点报时。当计时到达59’50”时鸣叫。
实验步骤及各程序
1、列写多功能数字钟设计--层次结构图
2、拟定数字钟的组成框图，在Quartus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；分别建立mod60和mod12的verilog模块。
Mod 60模块的源程序如下：
module mod60(clk,gw,sw,clr,carry_bit);
input clk,clr;
output [3:0] gw,sw;
output carry_bit=0;
reg [3:0] sw;
reg [3:0] gw;
reg carry_bit=0;
always @(posedge clk)
begin
if(!clr) begin
gw = 0;
sw = 0;
end
else if(sw == 5 gw == 9)
begin
gw = 0;
sw = 0;
carry_bit = 1;
end
else if(gw == 9)
begin
gw = 0;
sw = sw + 1;
end
else
begin
gw = gw + 1;
carry_bit = 0;
end
end
endmodule
Mod12模块的源程序如下：
module mod12(clk,gw,sw,clr);
input clk,clr;
output [3:0] gw,sw;
reg [3:0] sw;
reg [3:0] gw;
always @(posedge clk)
begin
if(!clr) begin
gw = 0;
sw = 0;
end
else if(gw == 9)
begin
gw = 0;
sw = sw + 1;
end
else if(sw == 1 gw == 1)
begin
gw = 0;
sw = 0;
end
else gw = gw + 1;
end
endmodule
3、分别对mod60和mod12进行仿真?
Mod60模块编译成功：
Mod12编译成功：
4、设计各单元电路
根据mod60和mod12的verilog语言生成原理图模块，封装成功后绘制原理图。
选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言类型，这里选择Block?Diagram/Schematic选项,按OK按钮后将打开原理图编辑窗口。双击原理图编辑窗口任何位置，弹出输入文件的对话框，分别在Name栏键入元件名input、SECOND、minute、HOUR和输出引脚output，并用单击拖动的方法参考电路图接好电路,作为本项工程的顶层电路原理设计图。如图：
全程编译。
选择Processing→Start?Compilation命令，启动全程编译，设置波形图，产生波形图如图所示：
6、对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合，下载到CycloneIIFPGA实验平台上，实际测试数字钟的逻辑功能，观察数码管的秒、分钟和小时的情况。
五、实验总结
??这次EDA
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