第六章 时序逻辑电路.pptVIP

本章目标要求 6.1 概述 特点： 可以用三个方程组来描述 6.1 概述 6.1 概述 三、时序逻辑电路的分类： 6.2.时序逻辑电路的分析方法 2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组； 例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。 （2) 状态方程： 6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图 一、状态转换表： 设初态Q3Q2Q1=000，由状态方程和输出方程可得： 二、状态转换图： 三、时序图： 例6.2.3 分析图6.2.3所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。 （2） 状态方程 (4）状态转换表： 可以合成一个状态转换表为： 故此电路为有输入控制的逻辑电路，为可控计数器，A＝0为加法计数器，A＝1为减法计数器。 *6.2.3 异步时序逻辑电路的分析方法 解：（1） 驱动方程： （2）JK的特性方程为 (3)输出方程： (5) 状态转换表 (6)状态转换图 （7) 时序图： 一 、寄存器（数码寄存器） 74HC175为由CMOS边沿触发器构成的4位寄存器，其逻辑电路如图6.3.2所示。 二 、移位寄存器 2.由JK触发器构成的移位寄存器 寄存器应用实例 计数器分类 减法计数器： 电路和状态表如图6.3.15所示每个触发器都是联成T 触发器。 74190的时序图 异步二进制减法计数器 图6.3.27是由JK触发器构成的异步3位二进制减法计数器的逻辑电路。波形如图所示 二-八-十六进制异步集成计数器74HC293 例6.3.2 利用置零法将十进制的74160接成六进制计数器。 其接线图如图6.3.22所示，波形如图6.3.23所示 注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.35所示。 3.级联法 6.3.3* 顺序脉冲发生器 注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路。 2.由计数器和译码器构成的顺序脉冲发生器 6-4 基于触发器的时序逻辑电路的设计 同步时序逻辑电路的设计步骤： 同步时序逻辑电路设计过程框图如图6.4.1所示。 例6.4.1 试设计一个带有进位输出端的十三进制计数器。 ③给出状态表：由于M＝13,故应取n=4，取其中的13个状态，不能再简化。按十进制数取0000～1100十三个状态，其状态表为 ④写出输出端的状态方程和输出方程： ④写出输出端的状态方程和输出方程： 各输出端的卡诺图及状态方程如下 则可写出电路的状态方程和输出方程为 故应把上述状态方程化为JK触发器特性方程的标准形式，即 则可得出各触发器的驱动方程为 由驱动方程可画出十三进制计数器的逻辑电路，如图6.4.5所示 ⑤最后，检查能否自启动：全部状态转换图如下 例6.4.2 设计一个串行数据检测器。要求是：连续输入3个或3个以上的1时输出为1，其它情况下输出为0. 由状态表可以看出，S2和S3为等价状态，可以合并成一个。其化简后状态图为 由于电路的状态为3个，故M＝3,应取触发器的数目为n＝2。取00、01和10分别对应S0、S1和S3，则其输出端的卡诺图为 分解的卡诺图为 化简后电路的状态方程为 若采用JK触发器，则其特性方程为 其对应的逻辑电路如图6.4.11所示 其全部状态转换图为 *6.4.2 时序逻辑电路的自启动设计 次态的卡诺图为 如果将×××取成有效状态则电路就会自启动。若修改Q2*的卡诺图，如下图 若由JK触发器实现，则驱动 实现的电路如图6.4.23所示 它的完整状态转换图如图6.4.24所示 6.3.4* 序列信号发生器(计数器的应用） 其电路及状态转换表如图6.3.55所示。 状态转换图为 输出方程为 可得驱动方程为 将化简后的状态方程化为JK触发器的特性方程形式，即 图6.4.11 由状态转换图可知，此电路可以自启动。由于电路有输入信号，故为米利型时序逻辑电路。 将状态“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到： 电路的状态方程和输出方程为 如果选择D触发器，驱动方程是什么？ 在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来重新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查