计算机组成原理第三篇存贮系统1.ppt

3.1 概 述 3.1 存储器概述 高速缓冲存储器（Cache）：高速存取指令和数据 ，存取速度快，但存储容量小。 主存储器：主存存放计算机运行期间的大量程序和数据，存取速度较快，存储容量不大 外存储器：　外存存放系统程序和大型数据文件及数据库，存储容量大，位成本低 3.1存储器概述 主存储器的技术指标： 存储容量：在一个存储器中可以容纳的存储 单元总数 　　 存取时间：从启动到完成一次存储器操作所 经历的时间　　主存的速度为ｎｓ 存储周期：连续启动两次操作所需间隔的最小时 间 ｎｓ 存储器带宽：单位时间里存储器所存取的信息量, 位/秒，字节/秒 3.2 SRAM存储器 主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类： 静态读写存储器(SRAM)：存取速度快，但存储容量不大； 动态读写存储器(DRAM)：存储容量大，但存取速度慢。 3.2 SRAM存储器 一、基本的静态存储元阵列 1、存储元 SRAM的特征是用一个锁存器（触发器）作为存储元 3.2 SRAM存储器 二、基本的SRAM逻辑结构 3.2 SRAM存储器 存储体（256×128×8） 通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线 3.2 SRAM存储器 读与写的互锁逻辑 控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。 3.2 SRAM存储器 三、存储器的读写周期 读周期 读出时间Taq 读周期时间Trc 写周期 写周期时间Twc 写时间twd 存取周期 读周期时间Trc=写时间twd 三、存储器的读写周期 例1：下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。 3.3 DRAM存储器 一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。 而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如下图所示。 3.3 DRAM存储器 3.3 DRAM存储器 二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 图3.7(a)示出1M×4位DRAM芯片的管脚图。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。 （2）增加了刷新计数器和相应的控制电路。 3.3 DRAM存储器 3.3 DRAM存储器 与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。 为了减少地址线的管脚数目，采用分时传送地址码的办法。由行选通信号RAS写入到行地址锁存器；由列选通信号CRS写入到列地址锁存器。 （2）增加了刷新计数器和相应的控制电路。 DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。 3.3 DRAM存储器 三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。 3.3 DRAM存储器 3.3 DRAM存储器 四、 刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有两种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。 分散式刷新:每一行的刷新插入到正常的读/写周期之中。 例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一