第六章 时序逻辑电路的设计方法.ppt

6.6用multisim分析时序逻辑电路 例:分析下图的计数器电路。求电路的时序图.说明这是几进制的计数器。 例 建立原始状态图 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。 状态化简 状态分配 已经最简。 已是二进制状态。 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 比较，得驱动方程： 电路图 检查电路能否自启动 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 例 设计一个“111…”序列检测器，用来检测串行二进制序列，要求每当连续输入3个（或3个以上）1时，检测器输出为1，否则输出为0。其典型输入输出序列如下。 输入x：0 1 1 1 0 1 1 1 1 0 输出Z：0 0 0 1 0 0 0 1 1 0 A 1/0 B C 0/0 1/1 0/0 1/0 （b） 0/0 1/1 0/0 D 建立原始状态图 状态化简 B/0 C/0 D/1 D/1 A/0 A/0 A/0 A/0 A B C D X=1 X=0 次态/输出Z 现态 B/0 C/0 C/1 A/0 A/0 A/0 A B C X=1 X=0 次态/输出Z 现态 因最小化状态表中有3个状态，故状态编码的长度为2，设状态变量为y2和y1。由状态分配的基本原则分别可得： （1）状态对BC，AB，AC应分配相邻代码； （2）状态对AB，AC，应分配相邻代码； （3）状态对AB应分配相邻代码； （4）状态A应为逻辑0 状态分配 1 A B C y2 y1 0 1 0 状态分配方案 01/0 11/0 11/1 00/0 00/0 00/0 00 01 11 X=1 X=0 现 态 y2 y1 选触发器，求输出、次态、驱动方程 次态 0 0 0 d 0 0 1 d 0 d 0 d 0 d d 1 d 1 d 1 d d d d 1 d 1 d 1 d 1 d d 0 d 0 d d d d 0 0 0 0 0 0 d d 0 1 1 1 1 1 d d 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 输出 Z 激励函数 J2 K2 J1 K1 现态 y2 y1 输入x 高教出版社 * * 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 时序电路的设计步骤： 选触发器，求时钟、输出、状态、驱动方程 状态分配 化简 6.4 时序逻辑电路的设计方法 4、选定触发器的类型，列出激励函数表，并求出激励函数和输出函灵敏表达式。 同步时序电路设计的一般步骤如下: 1、把对时序电路的一般文字描述形成原始的状态图和状态表。 2、对原始状态表进行状态化简，消去多余的状态，求得最小化状态表。 3、对简化后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。 5、画出逻辑电路图。 试作出101序列检测器的状态图，该同步电路由一根输入X，一根输出Z，对应与输入序列的101的最后一个“1”，输出Z=1。其余情况下输出为“0”。101序列可以重叠， 如：X：010101101 Z：000101001。 101序列不可以重叠， 如：X：0101011010 Z：0001000010 解：1） S0：起始状态， S1：收到序列起始位“1”。 S2：收到序列前2位“10”。 一、建立原始的状态表、状态图 S0 X/Z 0/0 1/0 S1 1/0 S2 0/0 0/0 1/1 （1）可重叠 次态/输出 现态 1 0 S0 S1 S2 S0/0 S2/0 S0/0 S1/0 S1/0 S1/1 （2）不可重叠 X/Z S0 S1 S2 0/0 1/0 1/0 0/0 1/1 0/0 次态/输出 现态 1 0 S0 S1 S2 S0/0 S2/0 S0/0 S1/0 S1/0 S0/1 【例】建立“111”序列检测器的原始状态图和原始状态表。 解： ①确定输入变量和输出变量。 X=011011111011 Z=000000111000 ②设置状态。 S0：初始状态，表示电路还没有收到一个有效的1。 S1：表示电路收到了一个1的状态。 S2：表示电路收到了连