存储器层次结构.pptx

第五章：存储器层次结构-B;Review: 一台计算机的主要部件;处理器 – 存储器 的性能差距;The “Memory Wall”;存储器层次结构的目标;;存储器层次结构技术;存储器层次结构: Why Does it Work?;存储器层次结构的一些术语;;如何管理存储器层次结构;;Caching: A Simple First Example;直接映射高速缓存;;;利用空间局部性;缺失率vs 块大小vs 高速缓存大小;Cache各字段大小;Read hits (指令cache和 数据cache) 读命中 this is what we want! Write hits (只有数据cache) 写命中 需要高速缓存和主存一致(consistent) 将数据同时写入cache和主存中，这就是写直达法 (write-through)。 当一个数据在等待被写入主存时，先将它放入写缓冲(write buffer)中。写缓冲就是一个保存等待写入主存数据的缓冲队列，当写缓存满时才被阻塞。 允许高速缓存和主存不一致(inconsistent) 只把数据写入cache中 (写回机制write-back：当发生写操作时，新值仅仅被写入cache块中，只有当修改过的块被替换时才写到较低层存储结构)。 当将数据写回时，对于每个cache数据块来说，需要一个dirty bit 来分辨数据是否需要被写回主存 - 可以使用写缓冲来帮助缓存这些“脏(dirty )”的数据块。;高速缓存缺失的来源;高速缓存缺失处理(Single Word Blocks单字);Multiword Block Considerations;;复习: (DDR) SDRAM Operation;;;;Interleaved Memory, One Word Wide Bus;DRAM 存储系统总结;Cache性能的评估;cache性能对处理器性能的影响;平均处理器访问时间(AMAT);定量分析 · 命中率： 其中： Nc表示Cache完成存取的总次数； Nm表示主存完成存取的总次数;· Cache-主存系统的平均访问时间(ta) 若: tc表示命中Cache的访问时间 tm表示命中主存的访问时间 则ta为： ;#1 降低Cache缺失率;Another Reference String Mapping;组相联Cache例子;Another Reference String Mapping;四路组相联Cache;组相联Cache的范围;组相联Cache的成本;组相联Cache的优势;降低cache缺失率的方法;多级Cache的设计考虑;两个机器的Cache参数;有限状态机(FSM) Cache 控制器;四状态Cache 控制器;多核处理器的Cache一致性;一个一致的存储系统;Cache 一致性协议;写处理;监听无效的例子;A Write-Invalidate CC Protocol 写无效一致性协议;数据缺失率;块大小的影响;其它的??致性协议;总结:提高Cache的性能;总结:提高Cache的性能;总结: Cache的设计空间