第八章 异步时序逻辑电路.pptVIP

第八章 异步时序逻辑电路 内容提要 本章主要从同步时序逻辑电路与异步时序逻辑电路状态改变方式不同的特殊性出发， 系统的介绍异步时序逻辑电路的电路结构、工作原理、分析方法和设计方法。 1. 脉冲异步时序逻辑电路的分析与设计方法。 2. 电平异步时序逻辑电路的分析与设计方法。 3. 电平异步时序逻辑电路的竞争分析。 §8.1 脉冲异步时序逻辑电路的分析与设计方法 8.1.1 脉冲异步时序逻辑电路的分析 分析异步时序逻辑电路的过程与分析同步时序逻辑电路的过程基本上是相同的。但在异步时序电路分析中，要注意每个触发器的时钟输入并不都接时钟脉冲源，因此在表示电路的状态方程时，应写出时钟输入方程，此状态方程所表示的逻辑功能只有在它的输入触发信号到来时才成立。因此异步时序电路的分析方法比同步时序电路稍复杂一些，现举例分析如下： 例8.1.1 分析图8.1.1所示的脉冲异步时序电路。 解：第一步：分 析逻辑图，列出 输入脉冲控制方 程，各触发器驱 动方程及输出方 程。由逻辑图可 知： CP1=CP3=CP； CP2=Q1(异步时序电路) 驱动方程 和输出方程： J1 = Q3n K1 = 1 J2 = K2 = 1 J3 = Q2nQ1n1 K3 = 1 Z = Q1 第二步：驱动方程代入触发器的特性方程求得状态方程，并标出各自的输入脉冲控制方式。 Q1n+1 = Q3nQ1n (CP1 = CP↓) Q2n+1 = Q2n (CP2 = Q1n↓) Q3n+1 = Q1nQ2nQ3n (CP3 = CP↓) 第三步：作状态转换真值表如表8.1.1所示。 注意点： 表中CP所表示的时钟脉冲信号，对下降沿动作的触发器而言，CP=1仅表示时钟输入端有下降沿到达；对上升沿动作的触发器而言，CP=1表示时钟输入端有上升沿到达。CP=0表示没有时钟信号到达，触发器保持原来的状态不变。 第四步：作状态转换表和状态转换图。表8.1.2所示为例8.1.1状态转换表。 图8.1.2(a)，而图8.1.2(b)画出了工作波形。 图8.1.2 例8.1.1状态转换图 第五步：功 能说明，根 据例8.1.1 的状态转换 图和状态转 换表分析， 该实例是一 个来五个脉冲， 状态便可以循环一周的逻辑电路， 所以称为异步五进制计数器。 8.1.2 脉冲异步时序逻辑电路的设计 脉冲异步时序逻辑电路的设计方法与同步时序逻辑电路设计基本相同。只是在设计脉冲异步时序逻辑电路时，各触发器的CP脉冲不再是同一个时钟脉冲，而是把各CP脉冲必须如同触发器的其它输入端一样，作为控制输入变量来考虑。这就是设计异步时序逻辑电路时所遇到的特殊点。 另外，为了使电路工作可靠，输入信号必须是串行序列脉冲，第二个输入脉冲到达时，必须在第一个输入脉冲所引起的电路响应稳定之后。下面通过实例来说明脉冲异步时序逻辑电路的方法及步骤。 例8.1.2设计一个脉冲异步时序逻辑检测器。 该电路有三个输入x1,x2和x3，一个输出Z，当检测到输入脉冲序列为x1→x2→x3时，输出Z为1，其后当检测到输入脉冲出现x2时，输出Z由1变0。 解：第一步：进行逻辑抽象，建立电路的原始状态转换图和状态转换表。根据题意，电路输入、输出波形关系为图8.1.3所示。 设定：A为初始状 态、B为收到脉冲 x1的状态、C为接 收到脉冲序列x1 →x2的状态、D为 接收到脉冲x1→x2 →x3序列的状态。 由此作出检测部分 的原始状态转换图8.1.4(a)所示，然后再从每个状态出发，作出所有输入条件下的状态转换关系，建立完整的原始状态转换图8.1.4(b)。 图8.1.4 例8.1.2原始状态转换图 由图8.1.4(b) 原始状态转换 图作出原始状 态转换表如 表8.1.3所示。 该电路是 Moore型 第二步：状态化简。依照状态等效条件分析判别，表8.1.3已是最简状态表。 第三步：状态编码。因为表8.1.3有四个状态， 需要两个状态变量用Q2和Q1表示。由状态分配的基本原则进行状态分配。 图8.1.5: 例8.1.2的状态分配方案 (1)A和B、A和C、B和C、 C和D应分配相邻二进制 代码。 (2)A和B、A和C、B和C 应分配相邻二进制代码。 (3)A应分配为逻辑0。 由此可得状态分配方案如图8.1.5所示。将各状态编码代入表8.1.3，建立二进制状态表， 如表8.1.4所示。 第四步：确定状态方程，驱动方程和输出表达式。 再由表8.1.4和表8.1.5，可建立驱动方程