40nm工艺.docVIP

经常能听到有人争论40nm工艺、28nm工艺哪个好，那么这个多少nm指得是什么呢？它指的是mos管在硅片上的大小，mos管就是晶体管，它是组成芯片的最小单位，一个与非门需要4个mos管组成，一般一个ARM四核芯片上有5亿个左右的mos管。世界上第一台计算机用个是真空管，效果和mos管一样，但是真空管的大小有两个拇指大，而现在最先进工艺蚀刻的mos管只有7nm大。 说到这里，大家一定和我一样，非常好奇如何在一个15mm*15mm的正方形硅片上制作出5亿个大小仅为40nm的mos管。如果要用机械的方法完成这一过程，世界上很难有这么精密的仪器，可以雕刻出nm级的mos管，就算有，要雕刻出5亿个，所需要的成本、时间也是难以估计的。 借助光可以在硅片上蚀刻下痕迹，掩膜就可以控制硅片上哪些部分会被蚀刻。掩膜覆盖的地方，光照不到，硅片不会被蚀刻。硅片被蚀刻后，再涂上氧化层和金属层，再蚀刻，反复多次，硅片就制造好了。一般来说，制作硅片需要蚀刻十几次，每次用的工艺、掩膜都不一样。几次蚀刻之间，蚀刻的位置可能会有偏差，如果偏差过大，出来的芯片就不能用了，偏差需要控制在几个nm以内才能保证良品率，所以说制作硅片用的技术是人类目前发明的最精密的技术。 　芯片可以靠掩膜蚀刻，批量生产，但是掩膜必须用更高精度的机器慢慢加工制作，成本非常高，一块掩膜造价十万美元。制造一颗芯片需要十几块不同的掩膜，所以芯片制造初期投入非常大，动辄几百万美元。芯片试生产过程，叫做流片，流片也需要掩膜，投入很大，流片之前，谁都不知道芯片设计是否成功，有可能流片多次不成功。所以国内能做高端芯片的公司真没几家，光是掩膜成本就没几个公司支付得起。 芯片量产后，成本相对来说就比较低了，好的掩膜非常大，直径30厘米，可以同时生产上百块芯片。芯片如果出货量很大，利润还是非常高的，像英特尔的芯片，卖1000多一块，可能平均制造成本100不到。但如果出货量很少，那芯片平均制造成本就高得吓人，几百万美元打水漂是很正常的。海思芯片价格有没有竞争力，还得看华为手机出货量大不大。 例如海思要生产兼容arm指令集的soc就要arm派技术人员过来的……而且还有各种架构上的问题也要各国的技术人员支持……即使是设计部分也是外国人起草的设计图 既然你是海思的人,就说明一下28nmlp吧，整天听人家说高通28nm漏电，老工艺，我都无语了，mos管由于设计原理怎么可能不存在漏电问题，一代又一代的技术不就是为了降低漏电率吗，3D技术更先进，难道可以说hkmg落后，28nmlp比上一代工艺节点的4045要强很多的，毕竟hkmg技术目前除了英特尔外，没有厂家将hkmg引入4045节点。另外想问一下，海思k3团队不是解散了吗，k3v2怎么回事，方便说么 ?公司从来没有说一个团队只负责一个产品，都是看需要什么产品，再找合适的团队去做。海思目前有个团队叫图灵，神人颇多，K3V2就是他们做的。 你们还真有叫图灵的团队,那哥们在数学上真是天才,就是死的太憋屈,我一直觉得你们是把原来用于低功耗设备的芯片做了微调后直接应急呢,原来真的重新开发的,你去科普一下28nm吧，我说会有人喷的 ?你这样说太笼统,小于100nm的cmos管已经不适合经典的光刻了，需要掩膜版的是x射线工艺，此外还有极端紫外线和电子束呢 看到有人问20nm好还是40nm好，从大小上来看显而易见20nm好。20nm意味着mos管大小只有40nm的1/4。mos管工作时是一个充电放电的过程，mos管越小，它充电需要的电量越小，所以功耗越小。而且mos管小之后，门电路密度就大，同样大小芯片能放的mos管数就越多，性能空间越大。40nm工艺门电路密度是65nm的2.35倍。但以上都是在不考虑漏电和二级效应的情况下的理论数据。 学过初中物理的都知道一个最简单电路的组成，包括电源、导线、电阻。接通电源，电流就瞬间流过电阻。如果把电阻换成电感，则电感会有一个逐渐充电的过程，这种情况下，电流就不是瞬间流过电感。其实电阻也有感抗，只是非常微小，可以忽略不计。但如果接在电阻上的电压非常微小，电流量非常微小，那此时，感抗就不能被忽略不计了。二级效应在芯片制程非常小时（28nm以下），非常明显，mos管由于电压低，电流小，充电受到感抗的影响比40nm大，充电速度慢。芯片想要达到高频率，mos管要加载更高的电压，这样就增加了功耗。漏电也是低制程的一个副作用，也需要提供芯片的功耗才能克服。所以低制程带来的功耗优势就被漏电和二级效应扳回去了很多。当然，新的工艺、好的工艺可以部分解决上面两个问题，不同工艺用的物理、化学材料不同，工艺流程也不同。高通四核用的是老28nm工艺，目前来看，这个28nm工艺相比40nm工艺优势不大。 　再说制程，目前听过的最先进的制程是7nm，但这个制程只存在于实验室里，