一种低复杂度RS编码器的FPGA实现.pdfVIP

DOI:10.16280/j.videoe.2011.09.003 Parts applications 器件与应用 文章编号：1002-8692（2011 ）09-0050-04 一种低复杂度RS编码器的FPGA实现 付 兴，樊孝明 （桂林电子科技大学 信息与通信学院，广西 桂林 541004） 【摘 要】提出了一种新的基于标准基的有限域并行常系数乘法器结构，使用该结构设计了低复杂度的RS （204 ，188）编码器。 该编码器由15 个常系数乘法器构成。每个常系数乘法器通过共享一些相同硬件操作，使得编码器中异或门XOR 的数目减少 了30%左右。最后在FPGA 上实现了该编码电路，并用Quartus II 7.2 自带的SignalTap 逻辑分析仪进行了片上验证。结果表 明，与以往的RS 编码器相比，该编码器具有速度快和占用硬件资源少的特点。 【关键词】RS 编码；常系数乘法器；FPGA 【中图分类号】TN911.22 【文献标识码】A Implementof aLowComplexityRSEncoder onFPGA FU Xing, FAN Xiaoming （College of Information and Telecommunications, Guilin University of Electronic Technology, Guangxi Guilin 541004, China ） 【Abstract】A new structure of parallel constant multiplier for finite field based on the standard basis is proposed. A low complexity RS （204,188）encoder is designed using the structure. The encoder is constructed by 15 constant multipliers, which share the same hardware operations. As a result, the number of XOR gates of the whole encoder reduces about 30% . The encoder circuit on FPGA is implemented, and the circuit using SignalTap logic analyzer on Quartus II 7.2 is verified. The result indicates that the RS encoder is featured with high speed and low hardware complexity compared with other RS encoders. 【Key words】RS encoder; constant multiplier; FPGA 0 引言 都是变数时，这种乘法器的优点比较突出。正规基并行 乘法器非常适合用在有限域元素的求逆和求幂运算中， m RS 码是一类定