EAD课程-第7章 组合逻辑模块.ppt

* 第7章 组合逻辑电路模块 第7章 组合逻辑电路模块 7.1 门电路 7.1.1 二输入与非门电路 7.1.2 二输入与或门电路 7.1.3 二输入异或门电路 7.2 编码器、译码器、选择器电路 7.2.1 8-3线优先编码器设计 7.2.2 3-8线译码器 7.2.3 4选1数据选择器VHDL语言描述 7.1 组合逻辑电路设计 7.1.1 基本门电路 基本门电路有与门、或门、非门、与非门、或非门和异或门等，用VHDL语言来描述十分方便。 【例7.1】2输入与非门电路 ?LIBRARY IEEE； USE IEEE.STD_LOGIC_1167.ALL； ENTITY xx1 IS PORT(a，b：IN STD_logic； y：OUT STD_LOGIC)； END xx1； ARCHITECTURE NAND2PP OF xx1 IS BEGIN y=a NAND B； END NAND2PP； 【例7.2】2输入或非门 LIBRARY ieee； use ieee.std_logic_1167.all； entity nor2 is port(a，b：in std_logic； y：out std_logic)； end nor2； architecture nor_behave of nor2 is begin y=a nor b； end nor_behave； 【例7.3】2输入异或门电路 library ieee； use ieee.std_logic_1167.all； entity xor2 is PORT(a，b：IN STD_IOGIC； y：out std_logic)； END XOR B； ARCHITECTURE XOR_BEHAVE OF XOR2 IS begin y=a xor b； END XOR_BEHAVE； 【例7.4】同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑 LIBRARY IEEE； USE IEEE.STD_LOGIC_1167.ALL； ENTITY GATE IS PORT (A，B：IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUT STD_LOGIC)； END GATE； ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； --与门输出 YOR=A OR B； --或门输出 YNAND=A NAND B； --与非门输出 YNOR=A NOR B； --或非门输出 YNOT=A NOT B； --反相器输出 YXOR=A XOR B； --异或门输出 END ART； 7.2 编码器、译码器、选择器电路 【例7.5】实现74LS138三线-八线译码器（输出低电平有效）。 三线-八线译码器74LS138的输出有效电平为低电平，译码器的使能控制输入端g1、g2a、g2b有效时，当3线数据输入端cba=000时，y[7..0]即y[0]=0）；当cba=001时，y[7..0]即y[1]=0）；依此类推。 用VHDL描述的三线-八线译码器74LS138源程序如下： LIBRARY ieee； USE ieee.std_logic_1167.all； entity decoder38 is port(a，b，c，g1，g2a，g2b：in std_logic； y：out std_logic_vector(7 downto 0))； end decoder38； architecture behave38 OF decoder38 is signal indata：std_logic_vector(2 downto 0)； begin indata=cba； process(indata，g1，g2a，g2b) begin if(g1=1 and g2a=0 and g2b=0) then case indata is when 000=y when 001=y when