EDA第四章 VHDL初步-定稿.pptVIP

(1) CASE 表达式IS --基于CASE的转向控制语句，并行语句 WHEN 选择值或标识符1=顺序语句；…顺序语句; ： WHEN 选择值或标识符n=顺序语句；…顺序语句; END CASE 3、全加器中的描述说明： 例如： CASE abc IS WHEN “00”=so=‘0’;co=‘0’;--每条都是直接匹配 WHEN “01”=so=‘1’;co=‘0’; --不是以此判断 WHEN “10”=so=‘1’;co=‘0’; WHEN “11”=so=‘0’;co=‘1’; END CASE; (2) 标准逻辑矢量数据类型 STD_LOGIC_VECTOR 该数据类型定义为一维数组，数组中每一个元素的数据类型都是一个标准 逻辑位，可以表达电路中并列的多通道端口或者节点。 如前例： SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0); abc = ab; --是将两量并置，赋值给目标信号，不是与操作。 例4-10：加法计数器的VHDL描述 ENTITY cnt4_1 IS PORT( clk: IN BIT; q:BUFFER INTEGER RANGE 15 DOWNTO 0）; -- 限定范围 END ENTITY cnt4_1; ARCHITECTURE behave OF cnt4_1 IS BEGIN PROCESS(clk) BEGIN IF clk’EVENT AND clk=‘1’ THEN q=q+1; --回读 END IF; END PROCESS; END behave; 3、4位加法计数器的VHDL描述： (1)BUFFER端口模式： 本程序中将端口q定义为BUFFER类型，是因为程序中使用了 q=q+1;先取出q的值然后计算出右边的值，再赋给左边，显然是反馈方式。 (2)整数类型INTEGER 整数类型的INTERGER的元素包括正整数、负整数和零。用RANGE限定了数据的取值范围 q:BUFFER INTEGER RANGE 15 DOWNTO 0; INTEGER,BIT和BIT_VECTOR类型定义在VHDL的标准程序包STANDARD (3) 整数和位的表达方式 整数不加引号，如：1,15，-20等 逻辑位要加引号，如：‘0’，‘1’， (4)算术符的适用范围 加减等算术符号适用范围只能是整数类型的，如 q=q+1; 3、4位加法计数器的VHDL描述： 例4-11： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY cnt4_2 IS PORT( clk: IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0））; END ENTITY cnt4_2; ARCHITECTURE behave OF cnt4_2 IS SIGNAL q1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF clk’ENENT AND clk=‘1’ THEN q1=q1+1;--讲操作符重载 END IF; q=q1; END PROCESS; END behave; 4、4位加法计数器的另一种VHDL描述： (1)标准逻辑位类型(STD_LOGIC)和标准逻辑位矢量类型(STD_LOGIC_VECTOR)： (2)OUT端口模式 定义为OUT后，就只能输出，不具有反馈功能，因此程序中又定义了一个信号(类似于节点）,信号没有端口的模式限制，可不受方向的控制来完成信号的反馈操作。 (3) 重载函数的应用 由于VHDL不允许不同类型的操作数之间进行直接操作或者运算，使用=符号进行赋值操作也要求两端类型一致。因此对于q=q+1;操作中的+具备新的数据类型的操作功能，也称运算符重载，将这个函数称为运算符重载函数。 STD_LOGIC_UNSIGNED程序包中预定义了一些操作符，如“+” “-” ”*” “=” “=” “=” ”=” “” “” “/=” “AND” “MOD”等就具有