EasyPLL简化先进锁相环路的设计过程.doc

EasyPLL简化先进锁相环路的设计过程引言电脑辅助设计工具不但可以大幅缩短锁相环路的设计时间，还可改善电路设计。通过电脑辅助设计工具，工程师可以更深入地了解设计背后的运作原理。若实际性能与理论预测相符，工程师对整个设计会更具信心。若理论模型预测的性能高于实际性能，问题很可能出在元件本身，例如元件过于灵敏，也可能是不恰当地使用元件。无论是哪一种情况，都说明上述的理论模型非常有用。理论模型必须能与实际测量出来的数据进行比较，才可显示其实际效用。 锁相环路滤波器设计的基本原理环路滤波器必须采用外置元件，而这些元件对系统性能有极大的影响。只要从中作出适当的取舍，便可改善环路滤波器的设计，甚至无需将锁相环路芯片重新设计，也可提升其性能。图 1 所示的滤波器由 5 部分组成。设计滤波器时必须明白这5方面的局限。第一个局限是闭环系统必须有特定的环路带宽。第二个局限是应按照规定采用适当的相位容限。换言之，这两个局限已就阻尼系数及自然频率两方面作出限定。许多设计都会将这两个因素的影响计算在内，但余下的三个局限仍需解决。例如，应如何选择环路带宽及相位容限。一般来说，若要选择理想的环路带宽，必须在开关速率及寄生性能之间作出取舍。一般的应用都会将相位容限定于 50 度左右，但实际的相位容限需视具体设计而定。 图 1? 锁相环路系统即使环路带宽及相位容限已确定，系统仍受另外三个局限的制约。第三个局限是必须找出可支持最高开关速度的理想极点，其实际大小可以根据Gamma优化参数计算出来。一直以来，这个参数都预设为 1，不会特别列出，但这会令锁定时间增加 30% 以上。第四个局限是必须确定两个极点之间的比率。第二极点接近第一极点时的滤波效果最好，但有关元件便无法实现，串行电阻会接近无限大，而靠近压控振荡器的电容器则接近零。压控振荡器的输入电容通常都会将极点之间的比率限定在一个范围内。第五个局限是必须尽量将最靠近压控振荡器的电容器加大。EasyPLL 设计工具也适用于有源环路滤波器的设计。设计这类滤波器时，应在屏幕上最先出现的多个选项中选择 Advanced Options。 EasyPLL EasyPLL 是一套可用于开发锁相环路的免费设计及模拟测试工具，它是WebBench网页提供的多种应用套件之一，可用来设计锁相环路并进行相关的模拟测试。至于如何挑选元件、如何设计环路滤波器及进行性能方面的模拟测试，EasyPLL会一一列出各种解决方案供用户参考。挑选元件时，必须对操作频率有起码的了解，才可作出正确的选择。用户使用 EasyPLL 时，必须先选定操作频率。无论锁相环路采用哪一种设计，石英振荡器频率及输出频率的范围必须确定。此外，通道间隔也必须确定，若所设计的是固定频率锁相环路，通道间距必须根据其它频率计算出来。只要输入要求的参数，屏幕上便会列出建议采用的元件，其中包括锁相环及压控振荡器。相位噪声通常是工程师们最感兴趣的参数。1Hz 规一化相位噪声列表非常有用，但这类列表也不一定可靠，因为没有为用户指出分数元件在哪几方面优于整数元件。此外，许多锁相环都会在较低的偏移频率范围内出现1/f噪声，但上述列表未将这些1/f噪声的影响计算在内。为了简化比较的方法，以便于比较锁相环之间的相位噪音，EasyPLL 可按照用户选定的每一元件频率，计算在不设限环路带宽内的 5kHz 偏移相位噪声。EasyPLL 将频率范围及最低的连续除数比率视为重要的考虑因素。挑选压控振荡器则较为简单。建议的清单没有一一列出所有压控振荡器，因此用户可以按照自己的要求，输入相关的参数，设计自己的压控振荡器。压控振荡器的增益是设计环路滤波器必须考虑的重要参数。 利用 EasyPLL 进行设计部分设计参数对环路滤波器的特性有决定性的影响。例如环路前端锁定 (loop up front) 对锁定时间及杂散信号的影响就很大。这种设计方法的唯一缺点是杂散信号及锁定时间的大小对最后的设计有决定性的影响，而非环路带宽。EasyPLL 除了为用户提供一个传统的设计方法之外，也确保他们可以按照自己的要求设定锁定时间及杂散信号增益等参数，然后让程序按照这些参数挑选环路带宽、相位容限及极点比率。杂散信号增益及滚降 (roll off) 这两个参数可以显示出杂散信号的水平。杂散信号增益是闭环传送函数曲线上某一指定频率点的增益，而滚降较适用于计算分数杂散信号，让用户可以大致知道环路滤波器的杂散信号滚降情况。对小数锁相环而言，杂散信号可置于环路带宽之内，使之成为带内杂散信号。带内杂散信号的数值以及滚降数字一经确定之后，便可计算出可能出现的分数杂散信号。若采用Σ- 锁相环路，无论有多少杂散信号，其计算方法会更为复杂。 利用 EasyPLL 工具分析设计用户可利用 EasyPLL 设计工具为设