电子电路设计训练（北航）2014 Verilog 05 复杂数字电路设计.pptVIP

提纲 5.1 计数器设计 5.2 寄存器与数据流动 5.3 流水线设计 5.4 阻塞与非阻塞 5.4 阻塞与非阻塞 八大原则 时序电路建模时，用非阻塞赋值； 锁存器电路建模时，用非阻塞赋值； 用 always块 建立组合逻辑模型时，用阻塞赋值； 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值； 在同一个always块中建议不要既用非阻塞赋值又用阻塞赋值； 不要在一个以上的always块中为同一个变量赋值； 用$strobe系统任务来显示用非阻塞赋值的变量值； 在赋值时不要用#0延迟。 附录1：超前进位加法器的逻辑函数 快速进位集成位加法器 附录2 关于教材p156页的理解 module nbex1(q,a,b,clk, rst_n); output q; input clk,rst_n; input a,b; reg q; always @ (posedge clk or negedge rst_n) if (!rst_n) q=1’b0; //时序逻辑 else q = a^b; //组合逻辑 endmodule module nbex1(q,a,b,clk, rst_n); output q; input clk,rst_n; input a,b; reg q; always @ ( posedge clk) q = a^b; //组合逻辑 always @ ( negedge rst_n) if (!rst_n) q=1’b0; //时序逻辑 endmodule * * * * * * * * * * * 闪电符号，可行不推荐 * * * * * * ^组合逻辑 * * * * 锁存器电路建模时，用非阻塞赋值；（逻辑上是安全的） * * * P——部分和 S——和 Ci AB都是1，或者AB中有一个是1，而进位值为1。 右边的电路图的实现，虽然在设计上用了中间项，作了递推的列式，实际上还是用 CO=!(!A!B+!A!CI+!B!CI)这样理解比较简单。 * 5.4 阻塞与非阻塞 移位寄存器 module pipeb3(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) q1=d; always@ (posedge clk) q2=q1; always@ (posedge clk) q3=q2; endmodule 再换一种方法? module pipeb4(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) q3=q2; always@ (posedge clk) q2=q1; always@ (posedge clk) q1=d; endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen1(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q1=d; q2=q1; q3=q2; end endmodule 再换一种方法? module pipen2(q3,d,clk); output[7:0] q3; input[7:0] d; input clk; reg [7:0] q3,q2,q1; always@ (posedge clk) begin q3=q2; q2=q1; q1=d; end endmodule 观察那种方法能实现图示电路？ 再换一种方法? * 5.4 阻塞与非阻塞 移位寄存器 module pipen3(q3,d,clk); output[7:0]