EDA技术初探.pptxVIP

EDA技术初探;;VHDL 是常用的HDL, 它的英文全名是VHSIC“Very HighSpeed Integrated Circuit Handware Description Language (高速集成电路硬件描述语言)”,VHDL 语言具有很强的电路描述和建模能力, 能简化硬件设计任务, 提高设计的效率和可靠性。Quartus II 是Altera 提供的FPGA“Field Programmable GateArray (现场可编程门阵列)” 和CPLD “Complex programmableLogic Device(复杂可编程逻辑器件)”的开发集成境, Altera 是世界最大可编程逻辑器件供应商之一。Altera 的Quartus II提供了完整的多平台设计环境, 能满足各种特定设计的需要, 也是单芯片可编程系统(SOPC)设计的综合性环境和SOPC 开发的基本设计工具, 并为Altera DSP 开发包进行系统模型设计提供了集成综合环境。;;闹钟控制器的外部端口如图9.4所示，各端口的作用如下：? (1)??CLK为外部时钟信号，RESET为复位信号。? (2)?当KEY为高电平(KEY=??1?)时，表示用户按下数字键(“0”～“9”)。?(3)?当ALARM_BUTTON为高电平时，表示用户按下“ALARM”键。?(4)?当TIME_BUTTON为高电平时，表示用户按下“TIME”键。? (5)?当LOAD_NEW_A为高电平时，控制(闹钟时间寄存器)加载新的闹钟时间值。?(6)?当LOAD_NEW_C为高电平时，控制(时钟计数器)设置新的时间值。? (7)?当SHOW_NEW_TIME为高电平时，控制(七段数码显示电路)显示新的时间值，即用户输入的预置时间；否则，当SHOW_NEW_TIME为低电平时，根据SHOW_A信号的值控制显示当前时间或闹钟时间。此时，当SHOW_A为高电平时，控制显示闹钟时间，否则，显示当前时间。? 控制器的功能可以通过有限状态自动机(FSM)的方式来实现。根据设计要求及端口设置，需要五个状态来实现：? S0：表示电路初态即正常时钟计数状态，完成计时功能。? S1：接收预置数字输入状态。在状态S0时用户按下“YES”键后进入此状态。在此状态下，显示屏上显示的是用户预置的数字。? ;S2：设置新的闹钟时间。在状态S1时用户按下ALARM键后进入此状态。?S3：设置新的计时器时间。在状态S1时用户按下TIME键后进入此状态。?S4：显示闹钟时间。 在状态S0时用户直接按下ALARM键后进入此状态。在此状态下，显示屏上显示的是所设置的闹钟时间。 ? 由于在整个系统中有多个模块需要用到自行设计的数据类型，并且这些数据类型大部分相同，因此我们为了使用上的方便，可设计一个程序包P_ALARM，该程序既可加在调用该程序包的程序前面，也可加在整个系统的顶层设计程序的前面。但是对于一个比较复杂系统的设计，一般是分模块进行设计和调试，所以加在各个调用该程序包的程序前面会比较方便写。程序包P_ALARM的具体设计如下： ;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE P_ALARM IS SUBTYPE T_DIGITAL IS INTEGER RANGE 0 TO 9; SUBTYPE T_SHORT IS INTEGER RANGE 0 TO 65535; TYPE T_CLOCK_TIME IS ARRAY (5 DOWNTO 0) OF T_DIGITAL; TYPE T_DISPLAY IS ARRAY (5 DOWNTO 0) OF T_DIGITAL; END PACKAGE P_ALARM; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE WORK.P_ALARM.ALL; ENTITY CONTROL IS PORT(KEY:IN STD_LOGIC; ALARM_BUTTON:IN STD_LOGIC; TIME_BUTTON:IN STD_LOGIC; CLK:IN STD_LOGIC; RESET:IN STD_LOGIC; LOAD_NEW_A:OUT STD_LOGIC; LOAD_NEW_C:OUT STD_LOGIC; SHOW_NEW_TIME:OUT STD_LOGIC; SHOW_A:OUT STD_LOGIC); END ENTITY CONTROL; ARCHITECTURE ART OF CONTROL IS TYPE T_STATE