DDR硬件设-计要点.docVIP

DDR硬件设计要点 类型 工作电压 预取数据 片上ODT 最高速率 复位管脚 ZQ校准 点对点的拓朴架构 参考电压: VREFCA和VREFDQ 封装 SDRAM 3.3(LVttL) 1 无 无 无 无 无 TSOP DDR1 2.5V(SSTL2) 2 无 400 无 无 无 无 TSOP DDR2 1.8V(SSTL18) 4 有 800 无 无 无 无 FBGA DDR3 1.5V 8 有 1666 有 有 有 有 FBGA 电源 DDR的电源可以分为三类： 主电源VDD和VDDQ 主电源的要求是VDDQ=VDD，VDDQ是给IO buffer供电的电源，VDD是存储芯片的工作电压，但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。 参考电源Vref， 参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。由于Vref一般电流较小，在几个mA~几十mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ电压，所以建议使用此种方式。需要注意分压用的电阻在100~10K均可，需要使用1%精度的电阻。 Vref is expected to be equal to 0.5*VDDQ of the transmitting device, and to track variations in the dc level of the same. Peak--to--peak noise on Vref may not exceed +/-2% of the dc value. Vref参考电压的每个管脚上需要加10nF的电容滤波，并且每个分压电阻上也并联一个电容较好，如图所示。 用于匹配的电压Vtt(Tracking Termination Voltage) Vtt为匹配电阻上拉到的电源，Vtt=VDDQ/2。DDR的设计中，根据拓扑结构的不同，有的设计使用不到Vtt，如控制器带的DDR器件比较少的情况下。如果使用Vtt，则Vtt的电流要求是比较大的，所以需要走线使用铜皮铺过去。并且Vtt要求电源既可以吸电流，又可以灌电流才可以。一般情况下可以使用专门为DDR设计的产生Vtt的电源芯片来满足要求。 而且，每个拉到Vtt的电阻旁一般放置一个10nf~100nF的电容，整个Vtt电路上需要有uF级大电容进行储能。 一般情况下，DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需要拉到Vtt做匹配即可得到较好的信号质量。而如果地址和控制信号线是多负载的情况下，会有一驱多，并且内部没有ODT，其拓扑结构为走T点的结构，所以常常需要使用Vtt进行信号质量的匹配控制。 电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。 这里简单总结一下各电源的上电顺序：首先VDD上电 ，接着VDDQ上电 ，然后Vref和Vtt上电 ，这阶段保持CKE为低电平，满足规定的延迟后，CKE才转为高电平。当各种供电和差分时钟都已进入稳定后，才可以执行操作指令，接着设置模式寄存器，再写入操作参数。这些都必须按照规定的时序进行，如下图所示。 电源电压的要求一般在±5%以内。 电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100nF~10nF的小电容滤波。 时钟 DDR的时钟为差分走线，一般使用终端并联100欧姆的匹配方式，差分走线差分对控制阻抗为100ohm，单端线50ohm。需要注意的是，差分线也可以使用串联匹配，使用串联匹配的好处是可以控制差分信号的上升沿缓度，对EMI可能会有一定的作用。 数据DQ和DQS DQS信号相当于数据信号的参考时钟，它在走线时需要保持和CLK信号保持等长。DQS在DDR2以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需要将DQS-接地，而DDR3为差分信号，需要走线100ohm差分线。由于内部有ODT，所以DQS不需要终端并联100ohm电阻。每8bit数据信号对应一组DQS信号。 DQS信号在走线时需要与同组的DQS信号保持等长，控制单端50ohm的阻抗。在写数据时,DQ和DQS的中间对齐，在读数据时，DQ和DQS的边沿对齐。DQ信号多为一驱一，并且DDR2和DDR3有内部的ODT匹配，所以一般在进行串联匹配就可以了。 DDR内部的ODT结构 地址和控制 地址和控制信号速度