微机原理与接口技术课件：10 存储器与存储扩展.pptVIP

5.3 存储器与CPU的连接 2. 位扩展 读写片选控制线组内并联 组内各芯片地址线并联 数据线按位组分别连接DB ★多块存储器芯片重叠使用。并成一个字节或字长的存储体。 ★数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线。 ★组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。 5.3 存储器与CPU的连接 3. 字扩展 要领：各位组地址线、数据线、读写控制线横向延伸串联。片选线经译码器分别连接。 组2 组1 组4 组3 扩展容量 256B×4组=1KB （组内256×4位×2片） 5.4 CPU与存储器典型连接 1. 设计地址译码电路 步骤： （1）确定(扩展)地址线数 （2）确定地址分配 （3）画地址分配图和位图 （4）画出地址译码电路图并连接 实用中，应尽可能选择大容量芯片，以简化电路和减少板卡面积。 5.4 CPU与存储器典型连接 例如 27C64(8K*8 EPROM)和62C64(8K*8 SRAM)构成32KB的EPROM和32KB的SRAM(0000H～0FFFH）。 （1）确定地址线数 27C64 62C64 芯片上13根A12～A0 32KB ROM需4片 32KB RAM需4片 8片；扩展A15～A13作片选 64KB连续地址空间需要16根 5.4 CPU与存储器典型连接 芯片编号 类型与容量 地址范围 0 ROM 8KB 0000H～1FFFH 1 ROM 8KB 2000H～3FFFH 2 ROM 8KB 4000H～5FFFH 3 ROM 8KB 6000H～7FFFH 4 RAM 8KB 8000H～9FFFH 5 RAM 8KB A000H～BFFFH 6 RAM 8KB C000H～DFFFH 7 RAM 8KB E000H～FFFFH (3) 画出地址分配表和地址位图 (2) 确定地址分配 考虑地址连续，设计ROM占用前32KB,地址范围0 ～ 7FFFH；RAM占用后32KB,地址范围8000 ～ 0FFFFH。 片间地址线 片内地址线 A15 A14 A13 A12～A0 0 0 0 0号ROM芯片 0 0 1 1号 0 1 0 2号 0 1 1 3号 1 0 0 4号RAM芯片 1 0 1 5号 1 1 0 6号 1 1 1 7号 5.4 CPU与存储器典型连接 考虑M/IO=1才选中存储器，与G相连；A15~A13与译码输入端 A B C连接。 （4）画出地址译码电路 问题！芯片内地址连续，但不适应分体结构 5.4 CPU与存储器典型连接 芯片号 类型与容量 地址范围 0 ROM 8KB 0000H～3FFFH 的偶数体 1 8KB 0000H～3FFFH的奇数体 2 8KB 4000H～7FFFH的偶数体 3 8KB 4000H～7FFFH的奇数体 4 RAM 8KB 8000H～BFFFH的偶数体 5 8KB 8000H～BFFFH的奇数体 6 8KB C000H～FFFFH的偶数体 7 8KB C000H～FFFFH的奇数体 (3)’画出分体结构地址分配表和地址位图 (2)’确定地址分配 片间地址线 片内地址线 体选 A15 A14 A13～A1 A0 0 0 0号ROM BHE# 0 1 1号 A0 1 0 2号 BHE# 1 1 3号 A0 0 0 4号RAM BHE# 0 1 5号 A0 1 0 6号 BHE# 1 1 7号 5.4 CPU与存储器典型连接 用BHE和A0作奇偶存储体控制信号；A15~A14与译码输入端 B、C 连接。 注意A端接地，M/IO接G端！ 可用2—四译码器 (4)’ 画出地址译码电路 例1：利用SRAM 6116(2K*8)设计一个容量为4KB RAM存储器，地址为7C000H~7CFFFH。 （1）原理图 5.4 CPU与存储器典型连接 （2）项目设计说明 1） 7C000H~7CFFFH需要系统地址总线20位（A0～A19，A19=0）,数据总线8位（D0～D7），控制信号为 RD、WR、M/IO。 2）需要2片6116（2KB×8位） 3）分配地址信号线 5.4 CPU与存储器典型连接 例1：设计一个容量为4KB RAM存储器 例1：设计一个容量为4KB RAM存储器 （3）项目设计说明 4）确定地址范围：由于用74LS138作片选译码器，所以A13～A11应该接CBA,最多可选择8片，本项目用2片。A18～A14高有效，A19经过反相器接G1。 5.4 CPU与存储器典型连接 例2：设计