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理解 FPGAs 中的亚稳态 这篇论文描述了在 FPGA 中的亚稳态，它是怎样产生的，还有它是怎样导致设计的失败。介绍了如 何计算亚稳态的平均无故障时间(MTBF)，并且总结了各种器件和设计参数是如何影响平均无故障时 间的。 介绍 亚稳态是当信号在无关的电路中或异步时钟域之间传输时导致数字器件包括 FPGA 系统失效的一种 现象。这篇论文描述了 FPGA 中的亚稳态，解释了它是如何发生的，并讨论了它是如何导致设计失 败的。 由亚稳态得出的平均无故障时间可以告诉设计者是否应该去降低出现失效的几率。这篇论文将告诉 你如何由各种设计和器件参数计算出平均无故障时间，FPGA 供应商和设计者是如何提高平均无故障 时间的。通过一些设计技巧和优化降低亚稳态造成的失效，系统可靠性是可以提高的。 什么是亚稳态 在所有的数字器件如 FPGA 中的寄存器都定义了一个信号时序要求，满足了这个要求寄存器才可以 正确地在输入端获取(capture)数据在输出端产生数据。为了确保可靠的操作，输入信号在时钟沿之前 必须稳定一段时间(寄存器建立时间 Tsu)并且在时钟沿之后稳定一段时间(寄存器保持时间 Th)，然后 寄存器输出经过一个特定的时钟到输出延时(clock to output ,Tco)后有效。如果一个数据信号在翻转中 违反了一个寄存器的建立和保持时间的要求，寄存器的输出可能就会是亚稳态。在亚稳态中，寄存 器的输出值在高和低之间徘徊一段时间，这就意味着输出翻转到一个确定的高或低的延时会超过固 定的时钟到输出延时。 在同步系统中，输入信号必须总是满足寄存器时序要求，所以亚稳态不会发生。亚稳态问题通常发 生在当一个信号在无关的线路中或异步时钟域中传输。在这种情况下设计者不能保证信号会满足建 立时间(Tsu)和保持时间(Th)的要求，因为相对于目标时钟信号可以在任何时间到达。但是，不是每 个违反寄存器建立保持时间的信号翻转都会导致亚稳态。一个寄存器进入亚稳态和从亚稳态进入稳 态的时间依赖于制造商的制造工艺和使用环境。大部分情况下，寄存器会很快的进入一个定义的稳 态中。 一个寄存器在时钟边沿取样一个数据信号可以形象地比喻成往一个小丘上抛球，如图 1 所示。这个 小丘的每一侧代表一个稳态——信号翻转后的新旧数据值——小丘的顶部代表亚稳态，球可能会平 衡在这儿，但在实际中它会慢慢地滑向(falls slightly)一侧。球落的离丘顶部越远，它就越快地到达在 底部达到稳态。(The further the ball lands from the top of the hill, the faster it reaches a stable state at the bottom.) 如果一个数据信号在时钟边沿之后不超过最小保持时间之内翻转，类似于球落在小丘的“旧数据” 端，对于这次时钟翻转输出信号仍旧保持原始值。当一个寄存器的数据输入在时钟沿的最小建立时 间之前翻转并且保持超过最小建立时间，这类似于球落在小丘的 “新数据”端，输出很快的达到一个新问题以满足 Tco 的定义。然而当一个寄存器的数据输入违反 了建立和保持时间，这类似于球落在了丘的顶部。如果球落在丘顶部附近，球将花费很长时间去到 达底部，这将增大从时钟到输出的延迟并超过定义的 Tco。 图 1 亚稳态抛球图示 图 2 举例说明亚稳态信号，当时钟翻转时输入信号从低电平翻转到高电平，违反了建立时间的要求。 数据输出信号从低电平开始进入亚稳态，然后在高低电平之间徘徊。信号输出 A 输出了输入数据的 新逻辑 1，输出 B 回到了输入数据的原始逻辑 0 状态。在两种情况中，输出翻转到逻辑 1 或逻辑 0 的延时都超过了寄存器定义的 Tco。 什么时候亚稳态导致设计失败 如果数据输出在下一个寄存器获取(capture)数据之前稳定在一个有效的状态，那么亚稳态信号不会消 极地对系统运行产生影响。但是如果亚稳态信号在到达下一个寄存器之前达到