大学计算机组成原理第二章运算方法和运算器3.ppt

2.2.4 基本的二进制加法减法器;2.2.4 基本的二进制加法减法器（续1）;二进制加法/减法器; n 个1位的全加器(FA)可级联成一个n 位的行波进位加减器。 M为方式控制输入线， 当M=0时，作加法(A+B)运算； 当M=1时，作减法(A-B)运算。转化成[A]补+[-B]补运算，求补过程由B+1来实现。 起始进位连接到功能方式线M上，作减法时M=1，相当于在加法器的最低位上加1。 图中左边是单符号位法的溢出检测逻辑；当Cn＝Cn－1时，运算无溢出；而当Cn≠ Cn－1时，运算有溢出，经异或门产生溢出信号。;二进制加法/减法器; 2.2.4 基本的二进制加法减法器（续3）; 2.2.4 基本的二进制加法减法器（续2）;2.3 定点乘法运算;2.3.1 原码并行乘法;2.3.1 原码并行乘法（续1）;2.3.1 原码并行乘法（续2）;2.3.1 原码并行乘法（续3）;2.3.1 原码并行乘法（续4）; am-1 am-2 … a1 a0 ×) bn-1 … b1 b0 am-1b0 am-2b0 … a1b0 a0b0 am-1b1 am-2b1 … a1b1 a0b1 … … … +) am-1bn-1 am-2bn-1 … a1bn-1 a0bn-1 pm+n-1 pm+n-2 pm+n-3 … pn-1 … p1 p0 ; 上述过程给出了在m位乘n位不带符号整数的阵列乘法中,“加法—移位”操作的被加数矩阵。每一个部分乘积项(位积)aibj叫做一个被加数。 这m×n个被加数{aibj|0≤i≤m－1和0≤j≤n－1}可以用m×n个“与”门并行地产生。显然,设计高速并行乘法器的基本问题,就在于缩短被加数矩阵中每列所需的加法时间。 5位×5位阵列乘法器的逻辑电路图演示 ; ; 令Ta为“与门”的传输延迟时间，Tf为全加器(FA) 的进位传输延迟时间，假定用2级“与非”逻辑来实现 FA的进位链功能和“与门”逻辑，那么就有： Ta ＝ Tf ＝ 2T 由上面的分析可以得出：最坏情况下的延迟途径， 既是沿着矩阵p4垂直线和最下面的一行。因而得： n位×n位不带符号的阵列乘法器总的乘法时间为： 　 tm＝Ta+(n－1) ×6T ＋(n－1)×Tf ＝2T＋(n－1) ×6T ＋(n－1)×2T ＝(8n－6) T　　　　　 ;[例16] 已知两个不带符号的二进制整数 A ＝ 11011，B ＝ 10101，求每一部分乘积项aibj的值与p9p8……p0的值。 [解]：; 1 1 0 1 1 =A(2710) ? 1 0 1 0 1 = B(2110) 1 1 0 1 1 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 + 1 1 0 1 1