ADXL345verilog程序.docVIP

module ph( clk,rst_n, scl,sda,wei, led,led1 ); input clk; // 50MHz input rst_n; //复位信号，低有效 output scl; // 24C02的时钟端口 inout sda; // 24C02的数据端口 output[7:0] led; output[3:0]wei,led1; //数码管显示的数据 //-------------------------------------------- //按键检测 reg[19:0] cnt_20ms; //20ms计数寄存器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt_20ms = 20d0; else cnt_20ms = cnt_20ms+1b1; //不断计数 //--------------------------------------------- //分频部分 reg[2:0] cnt; // cnt=0:scl上升沿，cnt=1:scl高电平中间，cnt=2:scl下降沿，cnt=3:scl低电平中间 reg[8:0] cnt_delay; //500循环计数，产生iic所需要的时钟 reg scl_r; //时钟脉冲寄存器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt_delay = 9d0; else if(cnt_delay == 9d499) cnt_delay = 9d0; //计数到10us为scl的周期，即100KHz else cnt_delay = cnt_delay+1b1; //时钟计数 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt = 3d5; else begin case (cnt_delay) 9d124: cnt = 3d1; //cnt=1:scl高电平中间,用于数据采样 9d249: cnt = 3d2; //cnt=2:scl下降沿 9d374: cnt = 3d3; //cnt=3:scl低电平中间,用于数据变化 9d499: cnt = 3d0; //cnt=0:scl上升沿 default: cnt = 3d5; endcase end end `define SCL_POS (cnt==3d0) //cnt=0:scl上升沿 `define SCL_HIG (cnt==3d1) //cnt=1:scl高电平中间,用于数据采样 `define SCL_NEG (cnt==3d2) //cnt=2:scl下降沿 `define SCL_LOW (cnt==3d3) //cnt=3:scl低电平中间,用于数据变化 always @ (posedge clk or negedge rst_n) if(!rst_n) scl_r = 1b0; else if(cnt==3d0) scl_r = 1b1; //scl信号上升沿 else if(cnt==3d2) scl_r = 1b0; //scl信号下降沿 assign scl = scl_r; //产生iic所需要的时钟 //--------------------------------------------- //需要写入24C02的地址和数据 `define QISHI 8b0001_1101 `define DEVICE_READ 8b0011_1011 //被寻址器件地址（读操作） `define DEVICE_WRITE 8b0011_1010 //被寻址器件地址（写操作） `define WRITE_DATA 8b1101_0010 //写入EEPROM的数据 reg[7:0] BYTE_ADDR=8b0011_0010; //写入/读出EEPROM的地址寄存器 reg[7:0] db_r; //在IIC上传送的数据寄存器 reg[7:0] read_data; wire[7:0] dis_data; //读出EEPROM的数据寄存器 //--------------------------------------------- //读、写时序 parameter IDLE = 4d0; parameter START1 = 4d1; parameter ADD1 = 4d2; parameter