08_ISP器件的设计与应用.pptVIP

第四阶段实验ISP器件的设计与应用;ISP器件的设计与应用;练习1 —— 十进制计数器（举例） 用原理图构成一个有清零和使能功能的十进制计递增数器（建议用74161宏模块） 编译和仿真 分配引脚并再次进行编译 下载;二、实验内容与要求;基本要求： （见教材289页，要求自己完成） 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能够对“分”和“小时”进行调整。 具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1000Hz音响结束时刻为整点。 外电路提供3路时钟信号（2048Hz/1024Hz/1Hz）和译码显示电路。 选做内容： 小时改为12进制，即由1……12。 闹钟;三、ISP器件的开发流程;四、EDA Pro2K实验系统介绍;;可用资源使用方法——引脚分配（锁定）;可用资源使用方法——引脚分配（锁定）;1. 十进制计数器的原理图设计;1. 十进制计数器的原理图设计;B. 编译原理图文件：;C. 对设计进行仿真：;C. 对设计进行仿真：;C. 对设计进行仿真：;C. 对设计进行仿真：;C. 对设计进行仿真：;D. 分配输入、输出信号在器件上的引脚号：;D. 分配输入、输出信号在器件上的引脚号：;D. 分配输入、输出信号在器件上的引脚号：;2. 十进制计数器的Verilog HDL设计;3. 篮球24秒定时器的Verilog HDL设计;module basketball30 (TimerH, TimerL, alarm, clk, nclr, nload, nstop); input clk, nclr, nload, nstop; wire clk, nclr, nload, nstop; output [3:0] TimerH, TimerL; reg [3:0] TimerH, TimerL; output alarm; always @(posedge clk or negedge nclr or negedge nstop or negedge nload) begin if (!nclr) {TimerH, TimerL} = 8h00; //clear else if (!nload) {TimerH, TimerL} = 8h24; //Load number else if (!nstop) {TimerH, TimerL} = {TimerH, TimerL}; //stop counter else if ({TimerH, TimerL} == 8h00) //if Timer=0, hold 0 no_change begin {TimerH, TimerL} = {TimerH, TimerL}; end else if (TimerL==0) begin TimerH = TimerH - 1; TimerL = 9; end else begin TimerH = TimerH; TimerL = TimerL - 1;end end assign alarm = ({TimerH, TimerL} = = 8h00) (nclr = = 1b1) (nload = = 1b1); //alarm endmodule;在MAX+plus II中实现篮球24秒注意事项：;2006-2007学年第一学期考试安排;考试内容;预祝大家 取得好的成绩！