CMOSdigitalintegratedcircuitsdesign_08timing_2.0H分解.pdf

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CMOS digital integrated circuits design Timing Issues; Zhang Jian-Wei jwzhang@dlut.edu.cn Dalian University of Technology School of Electronic Science Technology Review: Sequential Definitions ? 主从触发器(寄存器),沿触发,两个latch组成 ? Static storage z 双稳态单元,长时间 z 写数据 - Mux-based - 强信号改写(SRAM) ? Dynamic storage z 寄生电容,ms级,周期性刷新 z 简单,高速、低功耗, z 噪声敏感-伪静态dynamic is usually simpler (fewer transistors), higher speed, lower power but due to noise immunity issues always modify the circuit so that it is pseudostatic Timing Issues - 2 Zhang Jian-Wei 2013/4/20 Review: Synchronous Timing 同步的意思? CLK In R Combinational R 1 Logic 2 Cin Cout Out 沿处的数据有效, 时钟与数据的同步 Timing Issues - 3 Zhang Jian-Wei 2013/4/20 Review: Latch Parameters D Q Clk T 建立时间 Clk PWm tsu D 保持时间 thold t t Q c-q d-q 传输延迟(高电平传递) Delays can be different for rising and falling data transitions Timing Issues - 4 Zhang Jian-Wei 2013/4/20 Review: Register Parameters D Q Clk T Clk D thold tsu t Q c-q 上升、下降延迟不一样 Delays can be different for rising and falling data transitions Timing Issues - 5

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