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第七章 中规模通用集成电路及其应用 7．1 常用中规模组合逻辑电路 7．1．1 二进制并行加法器 1. 二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其进位方式的不同可分为串行进位和超前进位二进制并行加法器。 2.目前常用的串行进位4位二进制并行加法器有T692，超前进位4位二进制并行加法器有T693。 3.T692和T693的逻辑电路图分别如图7．1(a)、(b)所示。其芯片的管脚排列图和逻辑符号分别如图7．2(a)、(b)所示。 图中，A4、A3、A2、A1是二进制被加数；B4、B3、B2、B1是二进制加数；C0为低位的进位输入；FC4为高位的进位输出；F4、F3、F2、F1为相加的和数。 4.串行进位加法器：速度慢 5.超前进位(又称先行进位)二进制并行加法器。 根据全加器的“进位”输出表达式： C i = Ai Bi + ( Ai + Bi )Ci-1 定义：Gi = Ai Bi 进位产生函数 Pi = Ai + Bi 进位传递函数 Ci =AiBi + (Ai + Bi)Ci-1 = Gi + PiCi-1 当i=1、2、3、4时，可得到4位并行加法器各位的进位输出表达式为 C1 = P1C0 + G1 C2 = P2C1 + G2 C3 = P3C2 + G3 C4 = P4C3 + G4 经代人整理后依次为 C1 = P1C0+ G1 C2 = P2P1C0 + P2G1 + G2 C3 = P3P2P1C0 + P3P2G1 + P3G2 + G3 由上述表达式可知，各进位输出仅取决于Pi, Gi和C0。由于Pi、Gi取决于Ai，Bi,而Ai, Bi以及C0(一般情况下，C0在运算前已预置)能同时提供，这就使得各位的进位能同时产生，从而提高了运算速度。 例7．1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转电路。 解 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输人8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0加上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如图7．3所示。 例7．2 用4位二进制并行加法器设计一个4位二进制并行加法／减法器。 解 设A和B分别为4位二进制数，其中A=a4a3a2a1为被加数(或被减数)，B=b4b3b2b1为加数(或减数)，S=s4s3s2s1为和数(或差数)。并令M为功能选择变量，当M=0时，执行A+B；当M=1时，执行A-B。减法采用补码运算。 可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二 进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端。并将功能选 择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入 端。使之，当M=0时，C0=0，bi⊕M=bi⊕0=bi，加法器实现A+B；M=1时，C0=1，bi⊕M=bi⊕1=bi，加法器实现A+B+1，即A-B.其逻辑电路图 如图7．4所示。 例7.3用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。 解 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图7．5所示。 例7.4用4位二进制并行加法器实现4位二进制数乘法器的逻辑功能。 解 设两个无符号4位二进制数X和 Y ,X=x3x2x1x0Y=y3y2y1y0，则X和Y的乘积Z为一个8位二进制数，可令Z=z7z6z5z4z3z2z1z0。两数相乘求积的过程如下： x3 x2 x1 x0 * ) y3 y2 y1 y0 y0x3 y0x2 y0x1 y0x0 y1x3 y1x2 y1x1 y1x0