微机原理、汇编与接口技术_第四章讲解.ppt

（1）AD7～AD0 低8位地址/数据线.利用内部的多路开关，数据与低8位地址分时复用这些引线.当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据 （2）A15～A8 中间8位地址线.8088内部锁存 （3）A19～A16/S6～S3 高四位地址/状态线.地址与状态分时复用.访问外设时，4位地址线不用. 存储器的读/写和I/O操作时这些线用来输出状态信息： S6 S5 S4 S3 0 F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS 分两种：一种8088组态有关的线，另一类是与组态无关的线 (1)MN/MX 控制8088工作与什么组态.接电源（+5V），8088处于最小组态，接地，8088处于最大组态 (2)最小组态下的控制信号线 IO/M 输入输出/存储器选择信号.输出低电平→访存；输出高电平→访问I/O端口 WR 写信号.低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号 INTA 中断响应信号.低电平有效.是8088响应外部INTR而发出的中断响应信号 ALE 地址锁存允许信号. 是8088发出的选通脉冲，将AD7～AD0和A19/S6～A16/S3上出现的地址锁存到外部地址锁存器中 DT/R 数据发送/接收信号. 低电平→接收数据，高电平→发送数据 DEN 数据允许信号.低电平有效 SSO 系统状态输出信号.与IO/M、DT/R一起，反映8088所执行的操作 HOLD 保持请求信号.用于直接存储器存取操作，即DMA请求输入信号 HLDA 保持响应信号.DMA响应回答信号 (3)最大组态下的控制信号线 S2，S1，S0 3个状态信号. 其译码输出作为8088工作在最大组态时，对存储器和I/O端的口读/写操作信号. 3个状态信号与CPU所执行的操作见P177,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平有效. 两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权 QS0，QS1 队列状态信号.用于提供8088指令队列状态 (4)与组态无关的引线 RD 读选通信号.低电平时有效，表示正在进行存储器或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平时，执行WAIT后面的指令；高电平时，CPU进入空转等待状态 INTR 中断请求信号.它是外设发来的可屏蔽中断请求信号，可由标志寄存器中的中断允许标志位来屏蔽 NMI 非屏蔽中断请求信号.它是边沿触发信号，是不可屏蔽的 RESET 复位信号 VCC 电源线.要求加5V±10%的电压 GND 地线.8086/8088有两条地线，这两条地线都要接地 CLK 时钟信号.一般由时钟信号发生器8284输出，它提供8088的定时操作.8088的标准时钟频率为5MHz 4.X 常用总线 （1）存储器读周期→由4个T状态组成 存储器读周期和输入周期时序 2.最小组态下的时序 （2）存储器写周期→由4个T状态组成 存储器写周期和输出周期时序 2.最小组态下的时序 （1）存储器读周期→由4个T状态组成 最大组态时存储器读周期时序 3.最大组态下的时序 （2）存储器写周期→由4个T状态组成 最大组态时存储器写周期时序 3.最大组态下的时序 （3）I/O读和I/O写周期→由5个T状态组成 最大组态时I/O读周期和I/O写周期时序 3.最大组态下的时序 4.2 4.1 总线概述 8086/8088的CPU总线与时序 常用总线 第四章 总线 4.X ISA PCI 局部总线： IDE,SATA SCSI USB AGP 外部总线： * * * * * * 微机原理、汇编与接口技术 4.1 4.2 4.3 总线概述 8086/8088的CPU总线与时序 Pentium的CPU总线 第四章 总线 4.1 总线概述 总线是一种数据通道，系统各部件共享 总线可同时挂接多个部件 总线分为：内部总线、局部总线、外部总线 总线上任一部件发送的信息，系统内连接到总线上的部件均可收到 信息传输时，每次只能有一个发送部件可利用总线给一个接收部件发送信息 4.1 4.3 总线概述 8086