高速转换器时钟分配器件Z的端接.pdfVIP

高速转换器时钟分配器件 得注意的是，走线的特性阻抗 (Z0) 会随走线尺寸 （长度、宽 度和深度）而变化；驱动器的输出阻抗必须与特性阻抗匹配。 的端接 C3 作者：Jerome Patoux 1 使用时钟分配器件或者扇出缓冲器为ADC 和DAC 提供时钟 时，需要考虑印刷电路板上的走线和输出端接，这是信号衰减 的两个主要来源。 C3 时钟走线与信号摆幅 PCB 上的走线类似于低通滤波器，当时钟信号沿着走线传输 C4 时，会造成时钟信号衰减，并且脉冲沿的失真随线长增加。更 100mV/DIV 500ps/DIV 高的时钟信号频率会导致衰减、失真和噪声增加，但不会增加 抖动，在低压摆率时抖动最大 （图 1），一般使用高压摆率的 图2. 采用3.3V 电源供电时ADCLK954 时钟缓冲器的输出波形 时钟沿。为了实现高质量的时钟，要使用高摆幅时钟信号和短 时钟 PCB 走线；由时钟驱动的器件应该尽可能靠近时钟分配 输出端接 器件放置。 时钟信号衰减会增加抖动，因此对驱动器输出的端接很重要， 300 这可以避免信号反射，并可通过相对较大的带宽实现最大能量 传输。确实，反射可以造成下冲和过冲，严重降低信号和整体 250 时钟的性能，或者在极端情况下，可能会损坏接收器或驱动 200 器。反射因阻抗不匹配而引起，在走线没有适当端接时发生。 ) S f ( 由于反射系数本身具有高通特性，因此这对具有快速上升和下 R E T 150 降时间的高速信号更重要。反射脉冲与主时钟信号相叠加，削 T I J S 弱了时钟脉冲。如图3 所示，它对上升沿和下降沿增加了不确 M R 100 定的延时或者抖动，从而影响时钟信号的边沿。 50 0 VREF 0 1 2 3 4 5 6 7 8 INPUT SLEW RATE (V/ns) 图1. ADCLK925 的均方根抖动与输入压摆率的关系 ADCLK9542 时钟扇出缓冲器和ADCLK9143 超快时钟缓冲器就 是两款此类时钟分配器件。ADCLK954 包括 12 个输出驱动，