5、锁存器和触发器摘要.pptVIP

锁存器和触发器是构成各种时序电路的存储单元电路，其共同特点都是具有双稳定状态。 双稳态： ? 它有两个稳定的状态：0状态和1状态； ? 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。 因此双稳态电路可以记忆一位二值信号，是存储单元电路 锁存器和触发器 锁存器是一种对脉冲电平敏感的存储单元电路，它可以在特定输入脉冲电平作用下改变状态。 触发器是一种对脉冲边沿敏感的存储电路，它们只有在作为触发信号的时钟脉冲上升沿或下降沿的变化瞬间才能改变状态 由与非门组成的基本RS锁存器 逻辑图 逻辑符号 定义： Q端状态定义为锁存器的状态 Qn定义为现态，锁存器接收输入信号之前的状态，也就是锁存器原来的稳定状态。 Qn+1定义为次态，锁存器接收输入信号之后所处的新的稳定状态。 禁用 × × 0 1 0 0 0 0 保持 0 1 0 1 1 1 1 置0 0 0 0 1 0 1 0 1 置1 1 1 0 1 0 1 0 说明 Qn+1 Qn R S 功能表 时序图 特性方程 不定 不定 S R Q Q 由或非门组成的基本RS锁存器 逻辑图 逻辑符号 禁用 × × 0 1 1 1 1 1 置0 0 0 0 1 0 1 0 置1 1 1 0 1 0 1 0 1 保持 0 1 0 1 0 0 0 0 说明 Qn+1 Qn R S 功能表 特性方程 基本RS锁存器器应用举例----用基本RS锁存器构成机械开关去抖电路 逻辑门控SR锁存器 ≥1 ≥1 R E S Q G1 G2 G4 G3 Q 1R C1 1S Q R E S Q 电路结构 逻辑符号 禁用 × × 0 1 1 1 1 1 置0 0 0 0 1 0 1 0 置1 1 1 0 1 0 1 0 1 保持 0 1 0 1 0 0 0 0 说明 Qn+1 Qn R S 当E=1时的功能表 当E=0时，S、R的电平不会影响锁存器的状态 当E=1时的逻辑表达式 D锁存器 1、逻辑门控D锁存器 R E D ≥1 ≥1 Q G1 G2 G4 G3 Q 1 G5 S 电路结构 1D C1 Q Q D E 逻辑符号 1 0 1 1 1 1 1 1 0 1 0 1 0 0 0 1 1 1 × 0 0 0 × 0 Qn+1 Qn D E 当E=0时，Qn+1=Qn 当E=1时，Qn+1=D 2、传输门控D锁存器 C C 1 TG TG 1 D C C Q Q TG1 TG2 G1 G2 1 1 C C G3 G4 E 当E=1时，TG1导通，TG2截止，Q=D 当E=0时，TG1截止，TG2导通，Q保持 波形图 D E Q 3、D锁存器的动态特性 D Q E D锁存器定时图 建立时间tSU： 表示D信号对E下降沿的最少时间提前量； 保持时间tH： 表示D信号电平在E电平下降后需要继续保持的最少时间 脉冲宽度tW： 为保证D信号正确传输到Q和Q，要求E信号高电平脉冲的最小宽度 传输延迟时间tpLH和tpHL: 输出端响应的最大延迟时间。 tpLH是输出从低电平到高电平的延迟时间； tpHL是输出从高电平到低电平的延迟时间 4、典型集成电路----74HC/HCT373 CMOS 8 D锁存器 其核心电路为8个上述传输门控D锁存器 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） QN DN LE OE 输出 内部锁存器状态 输 入 工作模式 注：DN和QN的下标表示第N位锁存器。 L*和H*表示门控电平LE由高变低之前瞬间DN的电平。 CMOS主从D触发器 CP=0，主触发器接收D信号，CP上升沿从触发器接收主触发器信号 特性方程： Qn+1=D 1D C1 D Q Q CP 逻辑符号 Q/ Q Q D 1 TG TG 1 C TG1 TG2 G1 G2 C C C Q/ C C 1 TG TG 1 C C TG3 TG4 G3 G4 1 C C CP 主锁存器 从锁存器 1 1 1 ? 1 0 1 ? 0 1 0 ? 0 0 0 ? Qn+1 Qn D CP 0 1 D=1 D=0 D=0 D=1 特性表 1 1 ? 1 ? 0 1 ? 0 ? 1 0 ? 1 ? 0 0 ? 0 ? D Qn ? Qn+1 CP 激励表 双D触发器74HC/HCT74芯片