Verilog HDL复习题.docVIP

聂雄题型介绍： 一、选择题（每小题2分，共20分） 1.在verilog中，下列语句哪个不是分支语句？（ d ）161 (A) if-else (B) case (C) casez (D) repeat循环 2．下列哪些的不属于基本门级元件（ d ）136 (A) nand (B) nor (C) and (D) RAM 3．已知 “a =1b’1; b=3b001;”那么{a,b}＝（ c ）120 131 (A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101 …………其它略………. 二、填空题（每小题2分，共10分） 1. 完整的条件语句将产生 组合 电路，不完整的条件语句将产生 时序 电路。 2. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 《= 。 …………其它略………. 三、简答题：（每小题5分，共20分） 1. 结构化描述可以通过哪几种方式进行结构建模？（5分）117 2. FPGA芯片主流的生产厂家有哪3家？每个厂家列举2个型号芯片，并说明它所具有的逻辑门数量和IO端口数量。（5分） …………其它略………. 五、 阅读程序并填空（每小题5分，共10分） 1. Verilog代码如下： module INST2 (yout , addr); output [7:0] yout; input [2:0] addr; assign yout[0] = ((~addr[2]) (~addr[1]) (~addr[0])); assign yout[1] = ((~addr[2]) (~addr[1]) (addr[0])); assign yout[2] = ((~addr[2]) (addr[1]) (~addr[0])); assign yout[3] = ((~addr[2]) (addr[1]) (addr[0])); assign yout[4] = ((addr[2]) (~addr[1]) (~addr[0])); assign yout[5] = ((addr[2]) (~addr[1]) (addr[0])); assign yout[6] = ((addr[2]) (addr[1]) (~addr[0])); assign yout[7] = ((addr[2]) (addr[1]) (addr[0])); endmodule 该元件的功能是：____________3-8译码器高电平有效141__________(8分) Assign语句属于_______________116__________（并行语句，顺序语句）。（2分） …………其它略………. 六、设计题（每小题10分，共40分） 1. 使用Verilog语言，设计一个带有异步复位控制端的100进制计数器。（10分）186 2. 基于Verilog语言设计一个8选一数据选择器，写出Verilog代码。（10分）180 module?option(a,b,c,d,e,f,g,h,s0,s1,s2,out);? input?[2:0]?a,b,c,d,e,f,g,h; input?s0,s1,s2;? output?[2:0]?out; reg?[2:0]?out;? always@(a?or?b?or?c?or?d?or?e?or?f?or?g?or?h?or?s0?or?s1?or?s2) begin? case({s0,s1,s2})?? 3d0?:?out=a;? 3d1?:?out=b;??? 3d2?:?out=c;? 3d3?:?out=d;?? 3d4?:?out=e;?? 3d5?:?out=f;??? 3d6?:?out=g;?? 3d7?:?out=h;? endcase?end? endmodule? …………其它略………. 网上试题： 填空： 1.已知 x=4’b1001,y=4’0110,则 x 的 4 位补码为 4’b1111，而 y 的 4 位的补码为 4’b0110? 2.在 case 语句中至少要有一条 default 语句。 3.两个进程之间是并行语句。而在 Always 中的语句则是顺序语句 4. 用 EDA 技术进行电子系统设计的目标是最终完成ASIC的设计与实现。 5. 可编程器件分为 FPGA 和 CPLD 。 6.随着 EDA 技术的不断完善与成熟， 自顶向下的设计方法更多的被应用于 Verilog HDL 设计当中。 7.目前国际上较大的 PLD 器件制造公司有 Al