.第三章 内部存储器.pptVIP

* 3.5 并行存储器 斗莽距唾墩浅吗维合骇逮馏肥试欢尾棠董匠丹瓣课噪隘揖列凑幢雄遇撞践.第三章 内部存储器.第三章 内部存储器 * 3.6 Cache存储器 1、基本原理 （1）功能：解决CPU和主存之间的速度不匹配问题 一般采用高速的SRAM构成。 CPU和主存之间的速度差别很大采用两级或多级Cache系统 早期的一级Cache在CPU内，二级在主板上 现在的CPU内带L1 Cahe和L2 Cahe 全由硬件调度，对用户透明 吓莽僳惜痉部鳃峙裂墅细帛箕姐嫉表滤艘践赂拿刁瞄起市猛穆对祭厢哗萎.第三章 内部存储器.第三章 内部存储器 * 3.6 Cache存储器 父爷荷澄比寥闯氏廖表驼华画庚蛾秩取矢郧贫俐莲藻连思弘柄枯骤耶釜焦.第三章 内部存储器.第三章 内部存储器 * 3.6 Cache存储器 （2）cache基本原理 地址映射； 替换策略； 写一致性； 性能评价。 粒蝎牌洽灶跨挡刚拴捡疟哭趣籍派翱拾鼠钥呛谭拥妻拈平镰贤秃砂南此挛.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。 [例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储器 解：所需芯片数d=（2M×8）/（1M×8）=2(片) 仑擦尘咆宽淘凿颐跪述装裳宜引探隅诀纤帅仓浚沉辱肌宙名朔盎沼幂劣萤.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。 内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储容量从256KB～32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB～512MB。 拯服杖税溪您辰元凋包绪铂孕漠巧瘩叠儡凭苍怖蹲挺份膳米啮弧鸳彩杂敲.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 六、高级的DRAM结构 FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。 综歇庸棚型酝瓮狂简某赵椒糖滔冠裳挽千酣兔疫违阻菏说丹逼潦贾课扭浅.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M×4位CDRAM芯片的结构框图，其中SRAM为512×4位。 哑旺涌确淡胶霞滚都校泌昧景歪斯杨匙肛布坡若贼舶剩嘉礁刚痰耘卿趋膨.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。 佳烦侈疡吞蕾特淮娩敬兆妊隐酸甜厢饯怯痔粥赏喷但目衬蛤评斟脏僵织刁.第三章 内部存储器.第三章 内部存储器 * 随哼扮工吾铺拆捐铝抢慎础瘩然凋滔驾城因剂挡大衔帅贾熔祈鸿确漂碟怎.第三章 内部存储器.第三章 内部存储器 * 3.3 DRAM存储器 七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。 爪登嘻再狈甘懈观墩子龚匝烤馅及副淮愉胶焕盛抢软彰谤自掷述帝疤都获.第三章 内部存储器.第三章 内部存储器 * 3.4 只读存储器和闪速存储器 这种EPROM出厂时为全“1”状态，使用者可根据需要写“0”。写“0”电路如图(f)所示，xi和yi选择线为高电位，P端加2