第三章_11Final.pptVIP

3、译码器的输出是高电平还是低电平？ 最后2K的片选逻辑电路如何设计？ 1、与最后2K地址片选有关的信号有哪些？ 2、 1)系统程序区大小2K×8位；用户程序区2K×8位。 故需要芯片： 1K×8位ROM 2片；2K×4位RAM芯片2片。 1、需要多少地址线对RAM芯片寻址？ 用户程序区2K×8位 2、ROM芯片需要多少地址线？ 1K×8位 3、需要几位的地址译码作为片选？ 4、地址线A10如何处理？ 5、ROM区域8K对应着几个译码片选信号？ 分析：使用2：4译码器，译码的使能端～OE连接～MEMQ，将A10、A11进行译码；ROM的地址线A0～A9，2片，其CE分别用Y0、Y1连接； RAM芯片，2片，地址线A0～A10，CE分别用Y2、Y3相与后连接；数据线D0～D7直接和ROM相连，分成两组D0～D3、D4～D7和RAM相连；～R/ W和RAM的读写控制端相连。 注意： A10既参加译码又作为片内地址寻址 A11 A10 A9 A8 … … A0 1 0 0 0 … … 1 801H 1 1 0 0 … … 1 B01H 801H与B01H地址的后10位相同 译码片选Y2 Y3 同时用来片选RAM 例5：P102.7地址空间0000H—3FFFH为ROM。RAM（8K×8）组成40K×16，起始地址为6000H。 例5：P125.7 解：存储器的地址空间分布如下图所示： RAM1’～ RAM5’是8K×16的模块，需要两片的8K×8的RAM采用位扩展的方法组成。 存储器的地址空间可以看做分为8组，每组8K，其中ROM区域看做2组，所以需要采用3：8译码来控制片选信号。（也可以采用将各个模块的起止地址写出，找出其中的规律进行译码。提示：采用地址线的高2位进行译码，就是将地址空间平均分为4组，高3位译码就是将地址空间平均分为8组） CPU的R/W信号与RAM的~WE连接，ROM只读不写。 ROM区域的地址空间有16K，16K=2^14，所以ROM的片内寻址地址需要有14位，A13既作为片内寻址，也用来译码片选。 ROM区域的地址空间有16K，译码后的结果对应着两组，因为低电平有效，所以采用与门来实现。 时序图 时序图提供的信息： 各输入信号的有效情况 各输入信号的极限时间参数（如最小脉冲宽度） 各输入信号之间应遵循的极限时间配合关系（如建立时间） 各输出的最大传输延迟 常用的时序符号 如图为SRAM的写入时序图，请指出图中错误地方，并画出正确的时序图 闪速存储器 闪速存储器是一种高密度、非易失性半导体存储器，其存储单元由单支叠栅MOS管构成，可在联机状态下进行电擦除、改写。其特点有： 非易失性：SRAM和DRAM的信息在断电后丢失，需要磁盘作为后援存储器。而闪存的存储单元与E2PROM类似，利用MOS管的浮置栅极是否存储电荷表示信息，具有非易失性。 廉价的高密度：相同存储容量的闪存与DRAM相比，位成本接近，但闪存节省了后援存储器（硬盘）的成本和空间。 可直接执行：闪存可与CPU直接相连，省去了从磁盘到RAM的加载步骤。 固态性能：闪存是一种低功耗、高密度且没有机电移动装置的半导体技术，适合于便携式计算机和移动存储设备。 闪存的外部接口有三类：地址总线，数据总线，控制端有片选信号CE，输出允许信号OE和写命令信号WE；另有对器件供电的VCC（＋5V）和擦除/编程电源VPP（＋12V）及地线。 P86表3.3 从各种存储器的性能比较中，FLASH具有明显优点。 墙脂屈拄淄蕉剐杠位渔匈彬电酌碾含花酱娘俐貉揍牙助稠域寂肌憨钻子坎第三章_11Final第三章_11Final 只读 读写 读 输出禁止 等待 读 输出禁止 等待 写 VPP VPPL VPPL VPPL VPPH VPPH VPPH VPPH A0 A0 × × A0 × × A0 A9 A9 × × A9 × × A9 CE 0 0 1 0 0 1 0 OE 0 1 ×　 0 1 × 1 WE 1 1 × 1 1 × 0 DQ0～DQ7 数据输出 高阻态 高阻态 数据输出 高阻态 高阻态 数据输入 引脚 操作 28F256A的工作模式 闪存与CPU的连接： 钩寨二戴殷眉染表希坚耘絮瘟丈易搬奠密宽熄帖兹浴岿舶阐恒吼骏宽册布第三章_11Final第三章_11Final VPP引脚接低电压（VPPL）时，28F256A是一个只读存储器，可实现读、等待、输出禁止和读系统标识符等操作；VPP接高电压（VPPH）时，除实现上述功能外，还可实现存储器内容