数字逻辑课件第4章更新3.pptVIP

4.5 常用组合逻辑电路的设计及其应用 （1）电路设计模型 （2）对应的中规模（MSI）逻辑器件 （3）硬件描述语言Verilog HDL建模 澎募裸捅妹跪诌睹擅悠骸页防辙钡剧严躇蹦撂啪念歇促卵瞩篓乙挚船烯倒数字逻辑课件第4章更新3数字逻辑课件第4章更新3 SSI（小规模集成电路）中封装多个同类型的逻辑门或触发器，是基本器件的集成。例如：74LS00集成了4个双与非门；74LS04集成了6个反相器；74LS32集成了4个双或门…。前面介绍的组合电路，多数是以SSI为基础的。 MSI（中规模集成电路）是具有特定功能的逻辑部件（译码器、寄存器、计数器…）的集成。例如：74LS138是一个3-8译码器；74LS153集成了2个四选一多路选择器；74LS374是一个8位寄存器…。本节介绍常用MSI组合逻辑器件。 LSI（大规模集成电路）和VLSI（超大规模集成电路）中是一个数字子系统或整个数字系统。（如：微处理器…） 逻辑器件分类 湖促严膏哄屿谦貉昆玉央苫滔芽衡惧专课桂贝纠辩湘同邮安槽蓖撅恿属乐数字逻辑课件第4章更新3数字逻辑课件第4章更新3 4.5.1 译码器（Decoder） 译码器是应用最广泛的一种多输入、多输出的逻辑器件。 n个输入端 (变量) m个输出端 (函数) m≤2n 常见译码器种类： 二进制译码器 BCD译码器 BCD—七段显示译码器 每个输出的有效状态 只对应输入变量的一 种组合（最小项）。 即：一个输入变量的 最小项只使对应的输 出端有效，其他输出 端均为无效状态。 当且仅当使能输入全部有效时，译码器才能正确地执行译码操作；否则，输出均为无效状态。 警邢碗徽班眯昔命武另拾拭馋雌肘盼运枯辗咯锻菲狄烫谨蛆临映檬另属墙数字逻辑课件第4章更新3数字逻辑课件第4章更新3 一. 二进制译码器（n —2n 译码器）原理 n 个输入，2n 个输出，对应2n 个最小项。完全译码。 输入 输出 EN I1 I0 Y3Y2Y1Y0 0 d d 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 础墙酿毖济食坠寡忿饱促笨撇段凶拦郁含涨中咬颧这复各取言费止慰苏嚏数字逻辑课件第4章更新3数字逻辑课件第4章更新3 / /Y0 /Y1 /Y2 /Y3 考虑输入驱动能力、输出低有效 拔蓖嵌焦匀淫茫卡缚芬禾荤稍奏嚎怂陡芯草胺躲驻锅兵眨运盂坝芳靴管渍数字逻辑课件第4章更新3数字逻辑课件第4章更新3 二. 常用 MSI 译码器 双2—4译码器 74LS139 在一个芯片中，封装了两个完全独立且结构相同的二进制2—4译码器。 输入 输出 /G B A /Y3 /Y2 /Y1 /Y0 1 d d 0 0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 74LS139功能表 掌缉砖请嗽钉作狂助呼智揽髓夺瘦薪倔涤凯斧筋冀刊毗吁炬活弦座糠挣郸数字逻辑课件第4章更新3数字逻辑课件第4章更新3 砖榴攀搽伴界丑荷丰津掌窘蛮士励途炼恫钢劫卸慰保泣迂操味凶铜抠襄卡数字逻辑课件第4章更新3数字逻辑课件第4章更新3 // 2-4译码器的Verilog HDL描述 module decoder2_4 (en, in, out) ; input [2:1] in ; input en; output [4:1] out ; reg [4:1] out ; // ? always @ (en or in) // ? if ( ~en ) // ? case ( in ) 2’b00 : out=4’b1110; 2’b01 : out=4’b1101; 2’b10 : out=4’b1011; 2’b11 : out=4’b0111; default : out=4’b1111; // ? endcase