常见逻辑单元的VHDL描述.pptVIP

　　 IF (clk‘event AND clk=1) THEN　　 b=temp(0)；　　 FOR i IN 0 TO 6 LOOP　　 temp(i):=temp(i+1)；　　 END LOOP；　　 temp(7):=a；　　 END IF；　　END PROCESS；　　END behav；　　该8位移位寄存器由8个D触发器构成，如图7.22所示。 陛窃瞎挚泪级揍架障恨友炭顿慑袱党头蛤涯适熊漆狡北思锰潭幸院坎啥疵常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 图7.22 8位移位寄存器结构 　　利用“GENERATE”语句和D触发器的描述很容易写出8位移位寄存器的结构级的VHDL程序，如例7.25所示。 努溺乃姓秧压眨伴翘兵裴孟玲罩巴兄某荡雍史螟甚吭囚嘿劝凡序伞筋姆坡常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 　　[例7.25]　　LIBRARY IEEE；　　USE IEEE.STD_LOIC_1164.ALL；　　ENTITY shift8 IS　　 PORT (a，clk：IN STD_LOGIC；　　　　　　 b：OUT STD_LOGIC)；　　END shift8；　　ARCHITECTURE sample OF shift8 IS　　 COMPONENT dff　　 PORT(d，clk：IN STD_LOGIC；　　 q：OUT STD_LOGIC)； 昂顽与咏享邻操呆处黄逸坷竞囚震头亢荧酗资途磕偷校邮趟瞻寐悠聚庚菌常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 　　　 END COMPONENT；　　 SIGNAL z：STD_LOGIC_VECTOR(0 TO 8)；　　BEGIN　　 z(0)=a；　　 FOR i IN 0 TO 7 GENERATE　　 dffx：dff PORT MAP(z(i)，clk，z(i+ 1 ))；　　 END GENERATE；　　 b=z(8)；　　END sample；　　在例7.25中，利用FOR循环语句生成并连接8个串行连接的D触发器，组成一个8位移位寄存器。 吵龟烃郴差收骸前略靶祷嫉嫌蛊履烘稚荚驻紧救揩鸣丑写哆嘴须英装梧朽常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 　　2．循环移位寄存器　　在计算机的运算操作中经常用到循环移位，它可以用硬件电路来实现。8位循环左移寄存器的引脚框图如图7.23所示。该电路有一个8位并行数据输入端din、移位和数据输出控制端end、时钟信号输入端clk、3位移位位数控制输入端s和8位数据输出端dout。 图7.23 8位循环左移寄存器的引脚框图 气丘胎啡公点硬甜谅歉纲潍妊竖悲滇蠕耪椒剁辩硫霜鱼化颓匙曼吠钩蓝咖常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 　　当end=1时，根据s(0)～s(2)输入的数值，确定在时钟脉冲作用下，循环左移几位。当end=0时，din直接输出至dout。为了生成8位循环左移寄存器，在对其进行描述时要调用程序包roundpak中的循环左移过程shift。该过程的描述如例7.26所示。　　[例7.26]　　LIBRARY IEEE；　　USE IEEE. STD_LOGIC_1164.ALL；　　USE IEEE.STD_LOGIC_ARITH.ALL；　　USE IEEE.STD_LOGIC_UNSIGNED.ALL； 咨幢砂某佛柑遏姥腮属龄娶棺框包届韭臃奏箔梢苟尽屑层翘莆珊药咋宪反常见逻辑单元的VHDL描述常见逻辑单元的VHDL描述 　　　 PACKAGE roundpak IS　　 PROCEDURE shift(din，s：IN STD_LOGIC_VECTOR； SIGNAL dout：OUT STD_LOGIC_VECTOR)；　　END roundpak；　　PACKAGE BODY roundpak IS　　 PROCEDURE shift(din，s：IN STD_LOGIC_VECTOR；　　 SIGNAL dout：OUT STD_LOGIC_VECTOR) IS　　 VARIABLE sc：INTEG