逻辑综合-南京邮电大学.pptVIP

电子科学与工程学院 南京邮电大学 2011-6-12 Institute of RF- OE-ICs Southeast University * 逻辑综合 张长春 南京邮电大学微电子系 E-mail: zhangcc@njupt.edu.cn * 概述 逻辑综合（Logic synthesis或 RTL synthesis）是指使用综合工具，根据芯片制造商提供的基本单元库，将硬件描述语言描述的RTL电路转换成门级网表的过程。 目前的逻辑综合主要集中在RTL级到门级网表的转化上，向上发展行为级综合，基于工艺的进步向物理综合发展。 现在业界采用的主流综合工具主要是Cadence的Encounter RTL Compiler和Synopsys的Design Compiler 电路的逻辑综合一般由三个步骤组成，即 综合=转译+逻辑优化+映射（见下页图） （Synthesis=Translation+Logic Optimization+Mapping） 翻译（translation）是指用HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程。GTECH是Synopsys的通用工艺库，它仅表示了逻辑函数的功能，并没有映射到具体的厂家工艺库。 逻辑优化（Logic Optimization）是根据设计者对电路设定延迟和面积等约束条件对电路进行优化设计的过程。 映射（Mapping）把用GTECH库元件构成的电路映射到某一特定厂家的工艺库上。 * 逻辑综合中的基本概念 建立/保持时间 建立时间：是指在触发器的时钟信号上升沿到来之前，数据稳定不变的时间； 保持时间：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 * 可综合代码 不是所有HDL语法都是可以综合的，可综合代码只是HDL语法的一个子集。 以目前大部分EDA软件的综合能力来说，只有RTL或更低层次的行为描述才能保证是可综合的。 Initial begin #20; A=B+C; end 不可综合的 Always @(B or C) A=B+C; 可综合的 * 代码风格 即使使用同样的程序设计语言，不同的程序设计员在编写代码的时候也会有不同的写作习惯，这就是代码的风格（coding style）。 不同的代码风格，会有不同的执行效率。 代码风格的规定包括一些列要求如： 文件的命名 文件头的格式 模块的命名方法 信号的命名规定 对组合逻辑以及时序逻辑的规定 使用同一的设计模板 状态机的书写规定 * 路径 综合工具对设计的时序优化主要针对路径。路径可以分为四种： 输入到寄存器（路径B） 寄存器到寄存器（路径C） 寄存器到输出（路径A） 输入到输出（路径D） 关键路径 关键路径是电路中最长和时序最紧张的路径，是综合过程中最需要关注的部分，综合工具一般也将其作为重点进行优化。 （1）更换器件尺寸或类型来改变信号延迟 （2）在路径中间添加一级寄存器，将通路拆分 优化方法： 自顶向下和自下而上 自顶向下：从顶层对设计进行综合（适用于规模较小的设计） 自下而上：先对各个模块进行综合，然后在顶层只处理模块间 的相关连线和优化（适用于规模较大的设计） 约束 约束 环境约束（设计工作的环境，如电压、温度、芯片规模、 接口负载和驱动能力等） 设计约束 时序约束（芯片工作的时钟、接口时序等） 设计规则约束（面积、最大传输时间、最 大扇入扇出、最大电容等） 约束是逻辑综合的核心，逻辑综合正是根据约束对设计进行优化，以达到设计要求。 约束定义的好坏会直接影响到综合结果的优劣。 综合过程中时序和面积的关系 下图可以看出面积与延迟的折衷关系，综合工具以约束为指导，在满足时序的情况下获得最小面积。如果不施加约束，综合工具会产生非优化的网表，而这是不能满足要求的网表。所以约束对于综合来说是必不可少的。 逻辑综合的步骤 逻辑综合的输入输出关系如下图所示 步骤： 综合前的准备 了解系统的功能、系统性能定义、接口时序、内部模块的划分、时钟结构 综合工艺库、RTL代码、IP模块综合库的准备 指定并读入单元库 首先定义目标库（target_library）或链接库（link_library）（目标库是工艺相关的设计库，是用来实现最终设计的标准单元以及一些已经设计完成的IP模块集合。包含了单元模型的物理信息，如果延迟、电容、驱动能力、面积等。） 设置相对应的最快和最慢库 Max是指最慢工作情况，用来检