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图3-17 Pentium Ⅲ CPU 的内部结构 Pentium 4 CPU的结构包括两极缓存系统、三条超标量流水线、乱序执行单元等，如图3-18所示。 Pentium 4 CPU增加了跟踪缓存TCache，它能把已经用过并解码后的微指令存储下来，当下次再执行到相同指令时，就不必再一次重复解码，只要取到相关数据直接执行即可。Pentium 4的流水线拥有20个工步，是目前CPU中最长的。 3.4.7 Pentium 4 CPU的结构 图3-18 Pentium 4 CPU 的内部结构 返回本章目录 80286的内部结构主要由地址单元AU、总线单元BU、指令单元IU和执行单元EU等4部分组成。 80386的内部结构主要由总线接口单元BIU、指令译码单元IDU、指令预取单元IPU、执行单元EU、段管理单元SU和页管理单元PU、控制单元CU等七个单元组成。把这七个单元分成CPU、存储器管理部件（MMU）和总线接口部件（BIU）三部分。 80486的内部结构主要由总线接口单元BIU、指令译码单元IDU、指令预取单元IPU、执行单元EU、段管理单元SU、页管理单元PU、控制单元CU）以及浮点处理单元FPU和一个8位高速缓存Cache等九大部分组成。 本章小结 Pentium CPU的内部结构主要是由总线接口部件、代码Cache、数据Cache、分支目标缓存器、控制ROM部件、控制部件、预取缓冲存储器、指令译码部件、整数运算部件、整数和浮点数寄存器组及浮点运算部件等11个功能部件组成。其核心执行部件是由两个整数流水线执行部件和一个带有专用加法器、专用乘法器和专用除法器的浮点流水线部件组成。 微处理器有两种模式，一种是实地址模式，另一种是保护虚拟地址模式。 Cache是一种存储空间比主存储器小而存取速度却比主存储器快的多的一种存储器。 返回本章目录 在这种段页式存储结构中，通过段描述符获得32位段基址，它与虚地址指示器中的32位偏移地址相加，可得到32位中间地址。该中间地址分成三个部分，前10位指向页目录表的位移量，中间10位指向页表的位移量，后12位是所寻址的操作数在页内的偏移地址，因此80386系统中的页目录表和页表最大容量为1KB，分别可用来存放256个页目录表描述符或页描述符，任何一页的容量固定围KB，上述寻址过程可用图3-9来描述。 图3-9 80386段页式结构的寻址过程 返回本章目录 3．3 80486微处理器 图3-10 80486内部结构 3.3.1 80486的内部结构 图3-10是80486的内部结构，主要由总线接口单元BIU、指令译码单元IDU、指令预取单元IPU、执行单元EU、段管理单元SU、页管理单元PU、控制单元CU以及浮点处理单元FPU和一个8位高速缓存Cache等9大部分组成。 80486的寄存器除了FPU部件外，和80386的寄存器基本相同。不同之处是80486对标志寄存器的标志位和寄存器的控制位进行了扩充。 80486有4个32位控制寄存器CR0~CR3，它们的作用是保存全局性的机器状态和设置控制位，如图3-11所示。 图3-11 80486控制寄存器 在80286一节中已介绍了PE、MP、EM和TS的含义，其他各位的含义如下： NE是数字异常中断控制位。当NE为1时，若执行浮点指令时发生故障，进入异常中断16处理。否则，不进行对准检查。 WP是写保护控制位。当WP为1时，将对系统程序读取的专用页进行写保护。 AM是对准屏蔽控制位。当AM为1并且EFLAGS的AC位有效时，将对存储器操作进行对准检查；否则，不进行对准检查。 NW是通写控制位。当该位被清0时，表示允许Cache通写，即所有命中Cache的写操作不仅要写Cache，同时也要写主存储器；否则，禁止Cache通写。 CD是高速缓存允许控制位。当该位被置1，高速缓存未命中时，不允许填充高速缓存；否则，高速缓存命中时，允许填充高速缓存。 PG是允许分页控制位。当PG为1时，允许分页；否则，禁止分页。 PWT和PCD是与高速缓存有关的控制位，它们用来确定以页为单位进行高速缓存的有效性。 标志寄存器新增加了3个标志位AC、VM和RF。AC是对准标志位，当该位被置为1，并且CR0的AM位也置为1时，CPU将在访问存储器操作数时，对其地址按字、双字或4字进行对准检查，若CPU发现在访问存储器操作数未按边界对准，则产生一个异常中断17错误报告