ISE软件使用简介.ppt

ISE软件使用 新建项目 按下图选择【Add】【Wave】【Signal in Design】，添加需要观察的信号。如不需观察中间信号，此步骤可省略。 按下图选择【Run All】， 【Zoom out】 【Zoom mode】、并删除多余信号。如不需观察中间信号，此步骤可省略。 单击【Yes】，创建 ucf文件 单击【 Bypass 】 双击【 Generate Prom, ACE,or JTAG File】 双击【 Finish】 选择后缀为bit的文件，单击【 Open】 单击 * 仿真 设计实现 设计流程 综合 设计流程 文本编辑器、图形编辑器 VHDL综合器 （逻辑综合、优化） FPGA/CPLD布线/适配器 （自动优化、布局、布线、适配） VHDL仿真器 （行为仿真、 功能仿真、 时序仿真） 编程器/下载电缆 （编程、下载） 测试电路 （硬件测试） 网表文件 （EDIF、XNL、VHDL…) 门级仿真器 （功能仿真、 时序仿真） 各种编 程文件 新建项目 在桌面上单击 Xilinx ISE 9.1i 进入项目管理器 单击【File】 【New Project】 如下图，填写项目名称、项目路径，然后单击【Next】 如下图，选择目标器件, 然后单击【Next】 单击【Next】 单击【Next】 单击【Finish】 单击【 Project 】 【New Source】 如下图，选择源文件类型【VHDL Module】,填写源文件名称、路径 然后单击【Next】 如下图，填写输入输出端口名、端口模式、是否总线、总线的标号范围， 然后单击【Next】 进入文本编辑器 在文本编辑器中输入源文件 在Source窗口中选中需要处理的源文件，在Process窗口中双击Synthesize-XST。 综合 仿真 如下图，单击【 Create New Source】， 选择源文件类型【 VHDL Test Bench 】,填写源文件名称、路径 然后单击【Next】 如下图，选择与仿真测试文件所对应的源文件，然后单击【Next】 在测试文件的 tb 进程中对输入信号进行赋值 如下图，在Source for 中选择【Behavioral Simulation】 如下图，在Processes 窗口中双击【Simulate Behavioral Model】 单击右键删除多余信号 如下图，为该程序的仿真结果。 如下图，在Source for 选择【Synthesis / Implementation】 设计实现 如下图，在Sources 窗口中选中源文件，在Processes 窗口中双击Ｕser Constraints下的【Assign Package Pins】 如下图，在LOC一列输入IO端口所对应的管脚号,并保存 光标移至【 Generate Programing File】后单击鼠标右键，然后单击【 Properties】. 按下图所示进行选择。 双击【 Generate Programing File】 关闭该窗口 * * * 电子系统的发展趋势： 随着 PLD器件集成度的提高（一亿以上个晶体管，数百万门）和开发系 统的完善，可实现整个电子系统 → 单芯片设计（SOPC：System On a Programmable Chip，可编程单片系统、可编程片上系统）。相应的EDA技术 提升为 ESDA。在此领域，将更加强调用 HDL对复杂系统完成系统级的抽象 描述。目前研究有一定进展，尚不能实用化。 Concurrent Engineering(CE)： CE是将电子产品及相关制造直至销售、维护全过程统一进行设计的一 种方法，其核心是产品设计对象的全面可预见性。 CE要求从管理层次上把工艺、工具、任务、智力和时间的安排协调一 致，使用统一的集成化设计环境，由若干个相关的设计小组共享数据库，同步 地进行设计。 并行工程（CE）和自上而下（Top-Down）设计方法被誉为构成现代 电子产品开发方式的两大特征。体现了设计策略的变革。