数电课程设计数字频率计.docVIP

1.概述 数字频率计是通过一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常是计算每秒内的脉冲个数，也就是我们所称的闸门时间为1秒。闸门时间不定，但闸门时间影响频率计的准确度，闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。本次课程设计中画图与仿真主要用到了Proteus软件，Proteus是一款电路分析实物仿真系统，可仿真各种电路和IC，元件库齐全，有各种虚拟仪器，如示波器、逻辑分析仪、信号发生器。具有模拟电路仿真、数字电路仿真、单片机及其外围电路组成的系统的仿真，使用和操作起来非常方便。 　 2.数字频率计原理与框图 所谓频率，就是周期性信号在单位时间内变化的次数．若在一定时间间隔t内测得这个周期性信号的重复变化次数为n，则其频率可表示为 若在闸门时间1S内计数器计得的脉冲个数为n，则被测信号频率等于nHz。 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。它一般由放大整形电路、时基电路、逻辑控制电路、闸门电路、计数器、锁存器、译码器、显示器等几部分组成。其基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。计数信号并与锁存信号和清零复位信号共同控制计数、锁存和清零三个状态，然后通过数码显示器件进行显示。 图2-1 数字频率计整体框图 3.数字频率计的设计 3.1 放大整形电路 放大整形电路由晶体管 放大器与74LS00等组成，放大器将输入频率为的周期信号如正弦波、三角波等进行放大。与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。以便进行测量。其中由端输入未知频率的波，74LS00组成的施密特触发器将从晶体管放大器放大的信号进行整形变换，得到需要的方波。电路图如图3-1所示。 图3-1 放大整形电路 3.2 时基电路 时基电路的作用是产生一个标准时间信号，高电平持续时间是1s，由定时器555构成的多谐震荡器产生，当标准时间的精度要求较高时，应通过晶体震荡器分频获得。若震荡器的频率，其中。由公式和，可计算出电阻R1、R2及电容C的值。若取电容C=10uF，则 kΩ kΩ 所以取为36 kΩ，为107 kΩ。时基电路图如图3-2所示。 图3-2 时基电路 3.3 逻辑控制电路 在时基信号结束时产生的负跳变用来产生锁存信号，锁存信号的负跳变又用来产生清“0”信号。脉冲信号可由两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定。 设锁存信号和清“0”信号的脉冲宽度相同，如果要求tw=0.02s ，则有tw=0.45Rx/Cx=0.02s，若取Rx=10kΩ，则Cx=tw/0.45Rx=4.4uf，取标称值4.7uf,由74LSl23的功能表可得，当, 触发脉冲从 1A端输入时，在触发脉冲的负跳变作用下，输出端1Q可获得一正脉冲端,一非Q端可获得一负脉冲，其波形关系正好满足要求。逻辑控制电路图如图3-3所示。 ： 图3-3 逻辑控制电路 逻辑控制电路中用的芯片是74LS123，74LS123是常用的可重触发单稳态触发器。 3.4 计数、锁存、译码显示电路的设计 这部分电路是频率计内作重要的电路部分，由计数器、锁存器、译码器、显示器和单稳态触发器组成。 其中计数器按十进制计数，由2个异步十进制计数器74ls90构成，一次从个位开始计数，向上位发出进位信号进而使高位开始计数。计数输出如果电路中不接锁存器，则显示器上的显示数字就会随计数器的状态不停地变化，要使计数器停止计数时，显示器上的数字显示能稳定，就必须在计数器后接入锁存器。锁存器的工作是受单稳态触发器控制的。门控信号的下降沿使单稳态触发器1进入暂稳态，单稳1的上升沿作为锁存器的时钟脉冲。为了使计数器稳定、准确的计数，在门控信号结束后，锁存器将计数结果锁存。单稳1的暂态脉冲的下降沿使单稳2进入暂态，利用2的暂态对计数器清零，清零后的计数器又等待下一个门控信号到来重新计数。 锁存器的作用是将计数器在1s结束时所得的数进行锁存，使显示器稳定地显示此时计数器的值。1s计数时间结束时，逻辑控制电路发出锁存信号，将此时计数器的值送至数码显示器。选用锁存器74LS