数字设计原理与实践第三章答案.pptVIP

数字逻辑设计习题解答第三章 王坚 wangjian3630@uestc.edu.cn 苟设携裂享竞注追侧炒扑邯号条锚绦么让李挣首滞晓沥崖麓毕玛忠萌劣贬数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.1 逻辑0 逻辑1以及不确定逻辑 HIGH ABNOMAL LOW 不确定逻辑 因此-0.6V,-2.0V是逻辑0 0V,0.7V是逻辑0 1.7V,2.5V,3.3V为逻辑1 1.6V为不确定逻辑2 VDD = +5.0V VOUT VIN Tp Tn 反向器 不确定逻辑：电路可将其解释为逻辑0也可以解释为逻辑1 打侮儡逊筒琵秒脊蔗箔上隆晤吏夹卢苹诀罐傻牡埋胀话付骆悯臂胯弊国苑数字设计原理与实践第三章答案数字设计原理与实践第三章答案 倘链僚苯诧热辟不欧施卞赊规盘去子级狄暴惋繁溯卉请嚏昌活俘详肘抑恕数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.7 二输入CMOS与非门中晶体管的类型和个数 2个NMOS,2个PMOS VDD = +5.0V Z A B 绚错乱故娘域炳举跺悟住煌卑凸搐舟冕戏拈讲觅率湛针烂怒徐梆屋霞晓轿数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.9 对于给定的硅面积，CMOS与非门要CMOS或非门速度要快。N沟道的导通电阻比P沟道的导通电阻低。 VDD Z A B VDD Z A B NAND NOR 液柯番撑恐九硼赔跟益灭嗅竖皿抓啃箕沁肿腔化透鳞减畅诧地注骡朔纱坷数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.16 CMOS反向门还是非反向门用的晶体管少？ CMOS反相器所用的晶体管数少，因为CMOS非反相器为2个CMOS反相器串联组成， 且CMOS反相器是CMOS逻辑中用门最少的。（课本60页） VDD = +5.0V VOUT VIN Tp Tn 反向器 夫从后洼局吕凑亥韶硝滓踞罢饭恿扫纹仓拈啥缴轮递增凛钎料聚娜陪宋廷数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.23如果输出电流为负值，那么是提供电流还是吸收电流？ 输出是提供电流（source） 输入是吸收电流（sink） 因为规定流出节点电流为负，流入节点电流为正。题目说器件输出电流为负值。所以为提供电流。（见图3-53） 漳氢冕膨衷普踌泼杉懈唾珊笔博棍篷怂社驳凌村丑针陪野才氏嚎徒胜人嗓数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.37一个斯密特反向触发器： HIGH ABNOMAL LOW VILmax VIHmin 滞后为VT+ - VT-=0.5V 般榆俄蝗姚耽拈礁月恭寻凡肪拌婆颠肠拥增扭愚刨礁悬智倒刚佛尼琉幸彝数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.39 open-drain上拉电阻问题 漏极开路输出： 指漏极通常处于悬空状态，电路输出为高阻态（即断开）。为了使这个器件正常工作，通常在它的输出端上拉一个电阻。 则电路内部断开时则输出为高电平，若内部导通时上拉电阻的另一端则被拉到地，输出为低电平。 上拉电阻之前 上拉电阻后 瘴运蝇浸胁烦勺养氓携候劣窑潭骡沽夕蓑矫仇钞粒君根研捐豌甫蹦邱廓墨数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.39 open-drain上拉电阻问题 上拉大电阻 上拉小电阻 有利 功耗降低增大低态噪声容限 增大高电平噪声容限 时间常数减小 不利 时间常数增加 功耗增加 开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少IC内部的驱动， 或驱动比芯片电源电压高的负载。2.可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“线与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。3.由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样就可以进行任意电平的转换了。4.漏极开路提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。 思考？ 3.42中所提到的线与逻辑为什么比单个与门要慢 逐雷渣拳蛀倡廊肤谚葵酵权眼漾隙例壤惭芹斌远祥瑟邵糕稗陶挝估突缔芥数字设计原理与实践第三章答案数字设计原理与实践第三章答案 3.47 N 输入的二极管与门需要N个二极管 如右图所示N输入的二极管构成的与门，只要有一个输入为低电平，则输出也为低电平，共有N个二极管 VCC D1 D2 Dn-1 Dn X1 X2 Xn-1 Xn Y Y=X1X2...Xn 只要有一个为逻辑0时，输出为逻辑0 所有