《微机原理教学课件》第四章.pptVIP

EPROM的存储结构 CPU总线的负载能力 CPU时序与存储器芯片 存取速度的配合 存储容量与地址线的关系 .存储器的组织 1．存储器的扩展方式 当单片存储芯片不能满足存储系统对存储容量要求时，就需要多片存储芯片构成存储器，并且采用合适的连接方式在字和位方面进行扩展。 例4.1 用1K×4位的RAM芯片Intel 2148组成2K×8位的存储器，需要几块这样的芯片？ 解：单片Iniel 2148的容量是1K×4位，总容量为2K×8位，因此，需要的芯片数为：N＝总容量／单片容量=4片。 1．存储器的扩展方式 1）位扩展方式： 所谓位扩展， 就是对存储字的 位数进行扩充。 2）字扩展方式：对存储单元的数目进行扩充。 存储芯片数据线的处理 1）存储芯片数据线的处理 若芯片的数据线不足 8 根： 一次不能从一个芯片中访问到 8 位数据，则利用多个芯片扩充数据位 ——“位扩展” 位扩充的数据线和地址线连接 2）存储芯片地址线的处理 片内译码 地址扩充（字扩充） 3）存储芯片片选信号 通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有： 线选法 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）； 结构简单，需要的硬件电路最少； 一个存储单元会对应多个存储地址，出现地址重叠； 多个存储单元共用的存储地址不应使用，地址空间浪费大。 线选译码示例 线选译码示例——地址分析 译码的概念 译码器74LS138 74LS138连接示例 全译码 所有的系统地址线均参与对存储单元的译码寻址，低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）； 每个存储单元的地址都是唯一的，不存在地址重叠； 译码电路可能比较复杂、连线也较多。 全译码示例 部分译码 只有部分（高位）地址线参与对存储芯片的译码； 每个存储单元将对应多个地址（地址重叠），系统的部分地址空间将被浪费； 可简化译码电路的设计； 部分译码示例 片选端常有效 4）存储芯片的读写控制 芯片OE与系统的读命令线RD相连 当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线 芯片WE与系统的写命令线WR相连 当芯片被选中、且写命令有效时，允许总线数据写入存储芯片 地址分析 1．IBM PC / XT中的存储空间分配 2．PC可配置最大内存 2．PC可配置最大内存 1）常规内存空间640KB，地址00000H~9FFFFFH，640KB的存储容量DOS程序就只能在这段内存上运行。 2）上位内存又称内存保留区，共384KB，地址A0000H~FFFFFH，这部分地址空间保留给系统ROM和外部设备使用，作为显卡、网卡、硬盘卡等的控制ROM和显示缓存，安装在I/O卡内而不在PC的主板上。 3）扩展内存XMS指地址超过FFFFFH的内存空间 100000H~10FFFFH的64KB空间称为高位内存区HMA(High Memory Aera)，通过扩展内存设备驱动程序HIMEM.SYS的管理，HMA可作为常规内存存放设备驱动程序。 其余地址高于1100000H的存储器都称为扩展内存EMB，这部分存储空间只能在保护模式下访问。 存储器与CPU的关系示意图 为什么要使用Cache 用以弥补主存速度的不足。 CPU速度与主存速度相差很大（例如，一般的DRAM的工作速度比CPU慢100倍以上 Cache工作速度很高，可以将其集成到CPU内。高性能CPU通常用两级Cache,一级在CPU内，其容量比较小，速度很快，第二级在主板上，容量比较大，速度比第一级低5倍左右。 Cache与主存储器之间以块为单位进行数据交换。块的大小通常以在主存储器的一个存储周期内可以访问到的数据长度为限。 2、基本结构 把主存和Cache机械等分成相同大小的块（行），块比页小得多； 访问Cache的时间是访问主存时间的1/4到1/10； Cache和CPU是同类型的半导体器件； Cache-主存间的地址映像和变换，以及替换、调度算法用硬件实现，对应用程序员透明，也对系统程序员透明； Cache在物理位置上靠近CPU，不在主存，减少传输延迟； 除Cache到处理机的通路外，还设有主存到处理机的通路，因此，Cache既是Cache-主存存储层次中的一级，又是处理机和主存的一个旁视存储器； 有Cache的主存系统都采用多体交叉存储器； 应尽量提高Cache的访主存的优先级； 工作过程： 地址映象：是将每个主存块按某种规则（算法）装入（定位于）Cache,并建立主存地址与Cache地址之间的对应关系。 地址变换：是主存块按照这种映象关系装入Cach