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分秒计时电路 时计时电路 连起来的总电路 整点报时电路 当时计数器在每次计到整点时，需要报时，这可采用译码电路来解决，即当分为59时，则秒在计数到59时，输出一高电平，经过一三极管驱动小灯泡，当秒计数到59时，电路导通，小灯泡发亮 设计思路及模块功能 根据设计任务与要求，得出总设计思路：由秒脉冲发生器产生的秒脉冲信号送入秒计数器电路，秒计数器电路计满60后触发分计数器电路，分 计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。通过校时电路可以对分和时进行校时。 对照总体框图，可将总电路图分为以下四个模块： ⑴、秒脉冲发生器 秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字的计时准确度。可以采用555定时器组成的多谐振荡器，也可以采用石英 晶体组成的多谐振荡器。本实验采用555定时器组成的多谐振荡器。改变电阻和电容调整振荡器输出信号的频率，使其发出1HZ脉冲。 ⑵、数字译码显示器 秒、分计时电路相当于60进制计数器，即显示00～59，它们的个位为十进制，十位为六进制。 时计时电路相当于24进制计数器，即显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。 所有计数器的显示均采用DCD-HEX译码显示器。 (3)、报时电路 整点报时电路 当时计数器在每次计到整点时，需要报时，这可采用译码电路来解决，即当 分为59时，则秒在计数到59时，输出一高电平，经过一三极管驱动小灯泡，当秒计数到59时，电路导通，小灯泡发亮 器件选择 1、74LS160（本实验需要6片） 74LS160为十进制同步加法计数器 逻辑功能描述如下： 由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RD为异步置零端，Q0-Q3位数据输出端，EP和ET为工作状态控制端。 当RC=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。当RC=1、LD=0时，电路工作在预置数状态。这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。当RC=LD=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。同时C的状态也得到保持。如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。当RC=LD=EP=ET=1时，电路工作在计数状态。从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111的状态返回0000的状态，C端从高电平跳变至低电平。利用C端输出的高电平或下降沿作为进位输出信号。 2、74LS20（本实验需要2个） 74LS20是两组四输入端的与非门。 逻 辑 框 图 逻辑函数式Y=ABCD′ 逻辑功能表如下图： A B C D Y 1 1 1 1 0 0 × × × 1 × 0 × × 1 × × 0 × 1 × × × 0 1 BCD码七段显示译码器功能表 3 74LS00（本实验需要1片） 74LS00是四组二输入端的与非门 逻辑功能表如下图： 与非门图形符号  逻辑函数式Y=AB′ 逻辑功能描述如下： 其中A、B为输入端，Y为输出端。 当输入端A=0，B=0时，输出端Y为高电平，即Y=1； 当输入端A=0，B=1时，输出端Y为高电平，即Y=1； 当输入端A=1，B=0时，输出端Y为高电平，即Y=1； 当输入端A=1，B=1时，输出端Y为低电平，即Y=0； 即两个输入端A、B的输入电平只要有一个是低电平0，输出端Y就为高电平1；只有A、B两个输入端的电平同时为1时，输出端Y才为低电平0。 4 74LS04（本实验需要2片） 74LS04是六组TTL构成的非门 逻辑功能表如下图： 非门图形符号 逻辑函数式Y= A′ 逻辑功能描述如下： 当输入端为低电平0时，输出端为高电平1； 当输入端为低电平1时，输出端为高电平0； 即输出端的电平与输入端的电平总是相反的。 5 74LS08（本实验需要1片） 74LS0874LS08是四组二输入端的与门。