计算机组成原理第四章-08年摘要.ppt

第四章 存 储 器 4.1 概 述 半导体存储器 磁表面存储器 光盘存储器 主存储器：可以和CPU直接交换信息。 辅助存储器：主存的后援存储器，用来存放当前不用的程序和数据，不能与CPU直接交换数据。 主存速度快、每位价格高、容量小 辅存速度慢、每位价格低、容量大 缓冲存储器：用于两个速度不同的部件之间，如CPU和主存之间可设置一个快速缓冲存储器，起到缓冲作用。 4.2 主存储器 存储器芯片封装了驱动器、译码器、读写电路等。 而MAR和MDR则制作在CPU芯片中。 刷新过程的实质是将原有信息读出，再由刷新放大器形成原信息并重新写入的再生过程（刷新放大器及读放大器均起此作用） 。 刷新周期（再生周期）：从上次对整个存储器刷新结束到下次对整个存储器全部刷新一遍为止的时间间隔称为刷新周期。 在刷新周期内，由专用的刷新电路来完成对基本单元电路的逐行刷新。 两种刷新方式 集中刷新 分散刷新 RROM是可以实现一次性编程的只读存储器。 下图为一个由双极型电路和熔丝构成的基本单元电路。 写“0”：烧断熔丝 写“1”：不烧断熔丝 74LS138—“3－8”译码器 4. 片选线的连接 片选信号的连接是CPU与存储芯片正确工作的关键。 片选有效信号与CPU的访存控制信号MREQ（低电平有效）有关。 MREQ为低，表示CPU访问存储器；MREQ为高，表示CPU访问I/O，此时不要求存储器工作。 片选信号与地址的高位有关，未与存储芯片地址线连上的高位地址与访存控制信号共同作用产生存储器的片选信号。 5. 合理选择存储芯片 类型ROM或RAM、数量的选择。 例4.1 题：设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WR作读写控制信号（高电平为读，低电平为写）。现有下列存储芯片： 1KX4位RAM；4KX8位RAM；8KX8位RAM； 2KX8位ROM； 4KX8位ROM；8KX8位ROM; 以及74LS138译码器和各种门电路（非门、与非门、或门）。 请画出CPU与存储器的连接图，要求： 主存地址空间分配：6000H～67FFH为系统程序区；6800H ～6BFFH为用户程序区。 合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑图。 例4.2 解 4.3 高速缓冲存储器（Cache） CPU和I/O争抢访问主存 主存速度始终跟不上CPU的发展 100MHz的Pentium处理器平均10ns就执行一条指令，而DRAM的典型访问时间是60～120ns。 Cache的出现主要使CPU不直接访问主存，只与高速Cache交换信息。 程序访问的局部性原理 CPU从主存取指令或数据，在一定时间内，只是对主存局部地址区域的访问，并且有些指令和数据往往会被多次调用，使得CPU在执行程序时，访存具有相对的局部性。 命中 写直达法（Write-through、Store-though） 每次写入Cache的同时，也写入主存。 写回法（Write-back）： 执行写操作时，信息只写入Cache； 当Cache块被替换时，先将该块内容写回主存，然后再调入新页。 信息只写入主存，同时将相应的Cache块有效位置“0”，需要时从主存调入。 Pentium处理器框图 PowerPC 620处理器框图 优点：实现简单，只需利用主存地址的某些位直接判断，就可确定所需字块是否在缓存中。 缺点：效率低。因为每个主存块固定地对应某个缓存块（有2t个主存字块对应同一个Cache字块），如果这2t个字块中有两个或两个以上的主存字块要调入Cache，必然会发生冲突。这时，即使Cache中还有很多空闲块也无法占用，使缓存的空间得不到充分的利用。 它将主存和Cache都分成若干段，且使得它们每段包含的块数都相等 段之间采用全相联映象，段内块之间采用直接映象。 4.4 辅助存储器 自同步能力:指从单个磁道读出的脉冲序列中提取同步脉冲的难易程度。 模2运算举例 将数据Dn-1,…D0用n-1次多项式M(x)表示，即M(x)＝ Dn-1xn-1 + Dn-2xn-2 +…+ D1 x1 + D0 x0 CRC码—编码举例 解: 数据位数n=4，校验位数k=G(x)位数-1=3 M(x)= x3 + x2= 1100 M(x)·x3= x6 + x5= 1100000 G(x)= x3 + x +1= 1011 M(x)·x3 1100000 010 G(x)