设计综合和行为仿真--添加信号.ppt

设计综合和行为仿真 何宾 2011.09 设计综合和行为仿真-本章概要 本章详细介绍了设计综合和行为仿真的流程和方 法。 在设计综合部分，介绍了综合的概念、综合属性配置 方法和综合实现，以及RTL原理图查看。在行为仿真部 分，介绍了测试向量的生成、行为仿真工具、基于 Modelsim软件的行为仿真和基于ISE仿真器的行为仿真的 实现，同时还介绍了使用波形和VHDL语言建立测试向量 的方法。 设计综合和行为仿真-行为综合 在集成电路设计领域，综合是指设计人员使用高级 设计语言对系统逻辑功能的描述，在一个包含众多结构、 功能、性能均已知的逻辑元件的逻辑单元库的支持下，将 其转换成使用这些基本的逻辑单元组成的逻辑网络结构实 现。这个过程一方面是在保证系统逻辑功能的情况下进行 高级设计语言到逻辑网表的转换，另一方面是根据约束条 件对逻辑网表进行时序和面积的优化。 设计综合和行为仿真-行为综合 行为级综合可以自动将系统直接从行为级描述综合为寄 存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄存 器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模 型的角度来设计系统。同时，行为级综合工具能让设计者 对于最终设计电路的面积、性能、功耗以及可测性进行很 方便地优化。 行为级综合所需要完成的任务从广义上来说可以分为分 配、调度以及绑定。 设计综合和行为仿真-行为综合 分配包括决定系统实现所需要的各个功能组件的个数 以及种类。这些组件以及资源来自采用寄存器传输级描述 的元件库，包括诸如运算逻辑单元、加法器、乘法器和多 路复用器等。分配同时也决定了系统中总线的数量、宽 度、以及类型。 设计综合和行为仿真-行为综合 调度为行为级描述中的每个操作指派时间间隙，这也成 为控制执行步骤。数据流从一级寄存器流向下一级寄存器 并按调度所指定的执行步骤在功能单元上执行。每一个执 行步骤的时间长度通常为一个时钟周期，并且在这一个执 行步骤中的操作被绑定到特定寄存器传输级描述的组件 上。 上述这些操作都完成后，系统所完成的功能被分配到 各个功能单元模块，变量被存储在各个存储单元，并且不 同功能单元之间的互连关系也建立起来了。 在实际的PLD设计流程中，逻辑综合将使用硬件逻辑 描述语言如Verilog、VHDL等描述的寄存器传输级 （RTL）描述，转换成使用逻辑单元库中基本逻辑单元描 述的门级网表电路。 设计综合和行为仿真-XST综合工具概述 当所有的设计完成，并且进行完语法检查后，就可以 使用Xilinx的XST工具或Synplify工具进行综合了，综合工 具使用HDL代码，然后生成支持的网表格式EDIF或 NGC，然后Xilinx的实现工具将使用这些网表文件完成随 后的处理过程。 在ISE的主界面的处理子窗口的synthesis的工具可以完 成下面的任务： 查看综合报告(view Synthesis Report) 查看RTL原理图（View RTL schematic） 查看技术原理图（View Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 设计综合和行为仿真-XST综合工具概述 综合工具在对设计的综合过程中，主要执行以 下三个步骤： 1) 语法检查过程，检查设计文件语法是否有错误； 2) 编译过程，翻译和优化HDL代码，将其转换为综 合工具可以识别的元件序列； 3) 映射过程，将这些可识别的元件序列转换为可识 别的目标技术的基本元件； 设计综合和行为仿真-综合选项的设置和综合 综合选项能够使设计人员根据设计的要求进行设置 来影响综合行为。一种最常使用的综合选项是选择基 于面积或者速度，来实现综合优化目标。其它选项包 括控制触发器输出的最大扇出以及所希望的设计频率 等。 设计综合和行为仿真-综合选项的设置和综合 根据下面的步骤进入综合选项设置： 1. 在源文件（Source）视图中选择stopwatch.vhd文件 2. 在处理(Process)视图中，用鼠标右击“Synthesis” （综合）选项，在出现的菜单中选择“Properties”(属 性)。 3. 如图8.1所示，确保在属性设置窗口下的“Property display level”的选项设置为“Advanced”，这允许设计者可 以看到所