VHDLandPLD硬件描述语言与可编程逻辑器件简介().ppt

图1.22 4输入slice结构示意图 可编程逻辑器件的结构 算术逻辑包括一个异或门(XORG)和一个专用与门(MULTAND)，一个异或门可以使一个Slice实现2bit全 加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器(MUXC)组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器(Virtex-5系 列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器)；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。 可编程逻辑器件的结构 3．数字时钟管理模块(DCM) 大多数FPGA均提供数字时钟管理(赛灵思公司的全部FPGA均具有这种特性)。赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。 可编程逻辑器件的结构 4．嵌入式块RAM(BRAM) 大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。 图1.23 内嵌的块RAM 可编程逻辑器件的结构 可编程逻辑器件的结构 单块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量(位宽 深度)不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。 可编程逻辑器件的结构 5． 丰富的布线资源 布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。 FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。 第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线； 第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线； 第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线； 第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。 可编程逻辑器件的结构 图1.24 FPGA内部互连布线 在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。 可编程逻辑器件的结构 6． 底层内嵌功能单元 内嵌功能模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP等软处理核(Soft Core)。 现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。 DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。 赛灵思公司生产的芯片上集成了DCM和DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。DLL的结构如图1.25所示。 可编程逻辑器件的结构 图1.25 典型的DLL模块示意图 可编程逻辑器件的结构 7. 内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard Core)，等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器(SERDES)，可以达到数十Gbps的收发速度。 可编程逻辑器件的结构 赛灵思公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是EDK和Platform Studio，并依此提出了片上系统(System on Chip)的概念。通过PowerPC?、Miroblaze、Picoblaze等平台，能够开发标准的DSP处理器及其相关应用，达到SOC的开发目的