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前言的前言 这篇文章我写了很久很久，因为最近很忙很忙。现在我逐渐开始接触开关电源和可靠性设计的东西，好像离原来我定义的EE越来越远了。也许以后我要向模电或管理人员发展了……我还是纯朴地希望自己能一直保持做一个不断钻研的EE工程师。不说了，做人要厚道，转载请注明来自我是一只鱼同学的EE小站，邮件地址cosine@126.com。 前言 最近一个多月都在研究Mentor WG，已经对DxDesigner + Expedition的画板流程有了比较清醒的认识，我对Mentor WG评价可以套用对目前国产汽车的评价——配置齐全、做工粗糙。虽然WG有很强的功能，但是BUG实在是数不胜数，而且有些BUG可能导致你的工程彻底报废，所以建议使用时辅以自动备份软件，减小工程崩溃带来的损失。 ? 今天要谈的话题都是基于WG的，因为PADS、Protel / DXP之类的软件没有这样的功能或功能不完整。不过，也可以使用其他软件进行PCB前仿、手动完成线长匹配等工作；工具只是人的技巧的辅助和延伸，要是没有高速PCB设计的知识，同样完不成高速数字PCB的设计。本文为我是一只鱼同学EE小站的原创文章，转载请注明出处；本文对初学者而言，技术难度较高，如果有不明白的地方，可以留言。另外继续废话几句，事实上SDRAM对布线的要求是很低的，DDR才是真正有挑战的东西，可惜我目前没有DDR的项目，也没有办法验证我对理论的理解，希望以后有机会和大家分享我的心得。下面正式开始： 什么是高速数字PCB，怎么入手？ 高速数字PCB简单来说可以理解为关键部分如存储器总线的工作频率高于数十至一百MHz的PCB，更严格的定义应该用传输线来描述，当PCB上的信号的传输延迟大于上升时间的1/10时，这个信号的传输路径就应该视为传输线；即应当用与传统低速数字电路不同的方法对待。那么怎么入手？我是学机械出身的，电路原理和模电都是三脚猫知识；我个人认为High-Speed Digital System Design是本不错的书。首先看书，弄明白在频率高了以后会出现什么样的现象，有什么东西需要考虑之后，再继续后面的设计。不过我可以做个简单的概括，高频数字电路设计的大部分工作是解决传输线中信号反射问题和延迟问题。BTW，很久以前我还很菜的时候写了一篇文章/blog/cns!4201FDC93932DDAF!171.entry，这是关于PCB后仿的（这个词下面马上解释），大家有兴趣可以看看。 高速PCB设计的流程 元件布局——〉前仿真——〉布线——〉后仿真——〉出CAM文件其他不多说了，就解释下前仿真和后仿真。前仿真就是在器件IBIS模型、网络拓扑结构和器件分布的基础上做的对PCB可实现性仿真。举个例子解释前仿真的作用，如果器件、板子的机械结构都已经定下来了，CPU和SDRAM插座相隔10000mil，那么在布完这个板子之前，怎么知道这个板子能不能正常工作？关于如何使用WG进行前仿真，后面再说。后仿真就是在板子走线已经成型之后，对布线结果进行验证而作的仿真。后仿真会在前仿真基础上加上过孔模型、串扰、电磁兼容性等仿真内容。刚才提到的我的菜菜鸟文章/blog/cns!4201FDC93932DDAF!171.entry，说的就是后仿真。 SDRAM对布线有什么要求？ 首先必须明白SDRAM是一种什么样的存储器，搞清其接口工作的逻辑时序。SDRAM是一种同步动态存储器，所有接口信号都是通过时钟同步和采样的。这就对SDRAM的布线提出了要求——保证采样的正确性。于是，应用高速数字电路的知识结合某种具体SDRAM器件和你的PCB进行分析，发现在正常工作频率（如100MHz）下，在PCB走线上的信号传输时间大于其上升时间1/10。于是，接下来考虑高速数字电路两大问题反射和延迟：反射造成SDRAM时钟线信号出现振铃，多次穿越门限造成误触发；数据线和时钟线的传输延迟不相同，造成时钟上升沿采样不到所需要的数据。接下来应用解决方法：时钟线串联电阻做阻抗匹配；布线时控制数据线和时钟线的长度差在一定范围内。当然，我这里说的是一个很简单的演绎过程，还有拓扑结构、最大布线长度等重要问题没有考虑，请大家仔细阅读我是一只鱼同学刚才推荐的课本。提示下，拓扑结构和最大布线长度的选择可以通过前仿真进行验证。 进一步的问题，SDRAM布线用什么拓扑结构好？ 这个问题困扰了我很久很久，终于在学会前仿真后解决了，哈哈。其实大家已经很清楚SDRAM要尽量使用Y型分支结构（也叫T型分支），因为链式结构会产生两个问题：一、两片SDRAM的传输延迟不一样，影响CPU对数据输出进行采样；二、链式结构的节点处阻抗不连续，是一个反射点，而且反射点和源的距离太大，反射效果明显。但是，如果使用Y型分支结构，到底是先分支好呢还是后分支好呢？ ? ?