VHDL实验源程序..docVIP

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2017-01-12 发布于重庆
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VHDL实验源程序..doc

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VHDL实验源程序.

实验—— EDA工具使用与2选1多路选择器VHDL描述实验—— D触发器VHDL描述实验—— 半加器VHDL描述实验4—— 全加器VHDL描述实验——方波发生器VHDL程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY square IS PORT(clk,reset : IN STD_LOGIC; Q : OUT STD_LOGIC); END square; ARCHITECTURE bhv OF square IS BEGIN PROCESS(clk,reset) VARIABLE cnt : INTEGER RANGE 0 TO 63; BEGIN IF reset=0 THEN q=0; ELSIF clkEVENT AND clk=1 THEN cnt:=cnt+1; IF cnt31 THEN q=0; ELSE q=1; END IF; END IF; END PROCESS; END bhv; 实验— 正弦波发生器VHDL程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sin ISPORT(clk,reset:IN STD_LOGIC;q:OUT INTEGER RANGE 0 TO 255);END sin; ARCHITECTURE bhv OF sin ISBEGINPROCESS(clk,reset)VARIABLE tmp:INTEGER RANGE 0 TO 63;BEGINIF reset=0 THENq=0;ELSIF clkEVENT AND clk=1 THENIF tmp=63 THENtmp:=0; ELSEtmp:=tmp+1; END IF;CASE tmp ISWHEN 00=q=255;WHEN 01=q=254;WHEN 02=q=252;WHEN 03=q=249;WHEN 04=q=245;WHEN 05=q=239;WHEN 06=q=233;WHEN 07=q=225;????WHEN 08=q=217;????WHEN 09=q=207;????WHEN 10=q=197;????WHEN 11=q=186;????WHEN 12=q=174;????WHEN 13=q=162;????WHEN 14=q=150;????WHEN 15=q=137;????WHEN 16=q=124;????WHEN 17=q=112;????WHEN 18=q=99;????WHEN 19=q=87;????WHEN 20=q=75;????WHEN 21=q=64;????WHEN 22=q=53;????WHEN 23=q=43;????WHEN 24=q=34;????WHEN 25=q=26;????WHEN 26=q=19;????WHEN 27=q=13;????WHEN 28=q=8;????WHEN 29=q=4;????WHEN 30=q=1;????WHEN 31=q=0;????WHEN 32=q=0;????WHEN 33=q=1;????WHEN 34=q=4;????WHEN 35=q=8;????WHEN 36=q=13;????WHEN 37=q=19;????WHEN 38=q=26;????WHEN 39=q=34;????WHEN 40=q=43;????WHEN 41=q=53;????WHEN 42=q=64;????WHEN 43=q=75;????WHEN 44=q=87;????WHEN 45=q=99;????WHEN 46=q=112;????WHEN 47=q=124;????WHEN 48=q=137;????WHEN 49=q=150;????WHEN 50=q=162;????WHEN 51=q=174;????WHEN 52=q=186;????WHEN 53=q=197;????WHEN 54=q=207;????WHEN 55=q=217;????WHEN 56=q=225;????WHEN 57=q=233;????WHEN 58=q=239;????WHEN 59=q=245;????WHEN 60=q=249;????WHEN 61=q=25