DDS线性调频实验总结可以借鉴参考.docVIP

Xilinx FPGA DDS IP Core实验总结 一、实验平台 硬件环境：WIN7 旗舰版64位 开发软件：ISE Design Suite 14.6版本 仿真软件：Modelsim SE-64 10.0c版本 辅助工具：Matlab 2014a版本 DDS原理 DDS模块的输出频率是系统工作频率，相位累加器比特数N以及频率控制字K三者的一个函数，其数学关系如下： 它的频率分辨率，即频率的变化间隔为 三、ISE软件中DDS IP Core的调用与配置 新建一个DDS的IP Core以后，第一页如下图： 各个参数的说明如下： 、Configuration Option：配置选项，可选择相位生成器或者正弦余弦逻辑单元，或者都选上。 、System Clock：指DDS IPCore的工作时钟，这里我选的50MHz。 、Number of Channels：指输出通道数，如果这项的值为N，则每通路的采样率为System Clock的1/N。 、Spurious Free Dynamic Range：指的是旁瓣抑制比，其数值为输出数据位宽的6倍。 、Noise Shaping：指的是噪音抑制功能，当SFDR（Spurious Free Dynamic Range）的需求高于80dB时建议开启。 点击“Next”进入FFT IP Core设置的第二页， 相关参数如下图： DDS IP Core的常用端口信号说明如下： ①、CLK：输入信号，DDS模块的工作时钟，对DDS输出信号的频率和频率分辨率有 很大的影响。也是IP Core配置界面第一页中的System Clock。 ②、REG_SELECT：寄存器功能选择信号，当其为0时DATA的数值控制相应通路的相 位偏执，为1时DATA的数值控制相应通路的相位增量。该引脚在输出信号的频 率和相位都为可编程模式时才出现。 ③、ADDR：输入信号，DDS的通路选择信号，仅在多通路模式下有用。 ④、WE：输入信号，写有效控制信号，高有效。只有当WE为高时，DATA端口的数 值才能在System Clock的上升沿时被写入相应的寄存器中。 ⑤、DATA：输入信号，时分复用的数据总线，用于配置相位增量寄存器和相位偏置寄 存器。 ⑥、ACLR：输入信号，异步的清空信号，高有效。当ACLR等于1时，DDS模块内部 的所有寄存器都被清空，RDY信号也会被拉低。 ⑦、SCLR：输入信号，同步的清空信号，高有效。当SCLR等于1时，DDS模块内部 的所有寄存器都被清空，RDY信号也会被拉低。 ⑧、RDY：输出信号，输出握手信号。当其为高时，标志输出信号已经准备好。 ⑨、CHANNEL：输出信号，输出通路的下标。用于表明当前时刻输出端为哪一路输出， 其位宽由通道数决定，仅在多通路模式下有用。 ⑩、SINE COSINE：输出信号，用于输出正弦的时间序列和余弦的时间序列。 实例练习 例1、使用DDS IP Core设计一个单通路采样率为CLK=50MHz，频率为1MHz，精度S在1Hz以内(即)，且带外抑制比为72dB的正余弦信号发生器，并用ModelSim进行仿真。 由于DDS的旁瓣抑制满足A/D转换的字长效应，输出波形的位宽每增加1个比特(bit)，其旁瓣抑制比就提升6dB(比如位宽为10比特，其旁瓣抑制比为60dB)。如果将旁瓣抑制比看成更广泛的信噪比，则可得到FPGA内部数据位宽的一般结论：FPGA内部的任何一点信号，每多用1比特，其信噪比提升6dB。 ①、由于此题的带外抑制比要求72dB，则其输出位宽为72/6=12 bit。 ②、采样率为50MHz，则其System Clock的数值为50MHz。 ③、输出信号精度要求1Hz，则该核内部的相位累加器位宽为 N的数值向上取整，得。 ④、确定了相位累加器位宽和系统时钟后，根据1MHz计算相位累加器的相位增量： ⑤、依据上述结果设置IP Core的相关参数，生成IP核，完成整个ISE工程的编译，并 编写测试文件在ModelSim软件中仿真。 仿真结果如下图： 结果产生了周期为1us(1000000ps)，也就是频率为1MHz的正弦和余弦两路信号，符合最初的设置要求。 例2、使用DDS IP Core设计一个单通路采样率为CLK=50MHz，中心频率为10MHz，精度S在1Hz以内(即)，脉冲宽度为10us，脉冲周期为100us，频率线性变化范围为0~20MHz，且带外抑制比为72dB的正余弦线性调频信号，并用ModelSim进行仿真。 ①、由于此题的带外抑制比要求72dB，则其输出位宽为72/6=12 bit。 ②、采样率为50MHz，则其System Clock的数值为50MHz。 ③、输出信号精度要求1Hz，则该核内部