ISE管脚约束设置参数详解..docVIP

ISE管脚约束设置参数详解（原创） ISE管脚约束设置参数详解 ? ???在ISE中，打开User Constraints中的Assign Package Pins就可以对设定的管脚进行约束。 ? ?? 打开了Xilinx PACK-[Design Object List-I/O Pin] ? ?其中参数设置如下 I/O Name ——IO管脚名称，对应于module里输入输出管脚。 I/O Direction——设定输入(Input)还是输出（Output）管脚。 Loc——位于芯片的位置。 ? ? Bank——管脚位于的Bank块，当指定了Loc后，bank也就确定了。 ? ? FROM:Spartan-3E FPGA 系列数据手册 P19 I/O Std.——I/O管脚的电平标准。 每个bank都可以随意设置为该器件支持的电平标准，不同的电平标准在一个bank中要注意它们的电平要一致，比如都为3.3v，电平可以为LVTTL、LVCOMS33。 ? From:Spartan-3E FPGA 系列数据手册 P16~17 /////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// 下面介绍一下常见逻辑电平标准 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。voh(输出电压反转为高电平)VO-H。TTL：Transistor-Transistor Logic 三极管结构。Vcc：5V；VOH=2.4V；VOL=0.5V；VIH=2V；VIL=0.8V。因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。3.3V LVTTL：Vcc：3.3V；VOH=2.4V；VOL=0.4V；VIH=2V；VIL=0.8V。2.5V LVTTL：Vcc：2.5V；VOH=2.0V；VOL=0.2V；VIH=1.7V；VIL=0.7V。更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。TTL使用注意： TTL电平一般过冲(过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压)都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。CMOS：Complementary Metal Oxide Semiconductor??PMOS+NMOS。Vcc：5V；VOH=4.45V；VOL=0.5V；VIH=3.5V；VIL=1.5V。相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。3.3V LVCMOS：Vcc：3.3V；VOH=3.2V；VOL=0.1V；VIH=2.0V；VIL=0.7V。2.5V LVCMOS：Vcc：2.5V；VOH=2V；VOL=0.1V；VIH=1.7V；VIL=0.7V。CMOS使用注意： CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。PECL：Pseudo/Positive ECLVcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64VLVPELC：Low Voltage PECLVcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94VECL