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（3）同步清除十进制加法计数器的描述 同步清除是指时钟信号到来时，计数器被清零。复位信号clr，高电平有效；时钟信号clk，上升沿触发；当clk的上升沿来时，如果clr=1，则计数器清0。Clr=0时，计数器正常计数。 module example_4_10 (clr, clk, cnt, out); //模块名称和端口名 input clr, clk; output[3:0] out; output cnt; reg[3:0] out; reg cnt; always @(posedge clk) begin if (clr) begin cnt=0; out=4’b0000; end else if (out==4’b1001) begin out=4’b0000; cnt=1; end else begin cnt=0; out=out+1; end end endmodule （4）异步清除十进制加法计数器的描述 异步清除是指复位信号有效时，计数器立即被清零，不考虑时钟。复位信号clr，高电平有效；时钟信号clk，上升沿触发；当clr=1，计数器清0。clr=0时，计数器正常计数。 module example_4_14 (clr, clk, cnt, out); //模块名称和端口名 input clr, clk; output[3:0] out; output cnt; reg[3:0] out; reg cnt; always @(posedge clk or posedge clr) begin if (clr) begin out=4’b0000; cnt=0; end else if (out==4’b1001) begin out=4’b0000; cnt=1; end else begin cnt=0; out=out+1; end end endmodule （5）BCD数加法器 module BCD_adder(a,b,cin,sum,cout); input [3:0] a,b; input cin; output [3:0] sum; output cout; reg cout; reg[3:0] sum; always @(a or b or cin) begin {cout,sum}=a+b+cin; if ({cout,sum}’b01001) {cout,sum}=sum+4’b0110; end endmodule （6）4输入端与非门 module example_4_4(y,a,b,c,d); //4input nand output y; input a,b,c,d; assign #1 y=~(abcd); endmodule （7）上升沿触发的D触发器 module D_FF(q,d,clock); input d,clock; output q; reg q; always @(posedge clock) q=d; endmodule （8）条件操作符 module example_4_3(y,a,b,c); input a,b,c; output y; assign y=a?b:c; endmodule （9）8线—3线优先编码器 module example_4_6(y,a); output[2:0] y; input[7:0] a; reg[2:0] y; always @a begin if(~a[7]) y=3b111; else if(~a[