第9章 常用功能电路的HDL模型.pptVIP

本章内容 锁存器与触发器 编码器与译码器 寄存器 计数器 分频器 乘法器 存储单元 锁存器与触发器 锁存器：高电平时传递信号 电平触发的触发器 边沿触发的触发器 仿真波形 添加异步复位信号 添加同步复位信号 仿真波形 添加复位和置位信号 添加使能信号 使用或操作 使用与操作 仿真波形 JK触发器 仿真波形 编码器与译码器 优先编码器 仿真波形 3-8译码器 仿真波形 数码管译码 寄存器 移位寄存器 仿真波形 并行输入串行输出 仿真波形 串行输入并行输出 仿真波形 计数器 多功能计数器 仿真波形 十进制计数器 仿真波形 分频器 二分频 2n分频 仿真波形 三分频1 三分频2 五分频 仿真波形 乘法器 无符号、移位加 仿真波形 有符号数乘法 仿真波形 时序波形 booth乘法 功能仿真波形 时序仿真波形 加法阵列 调用加法器 加法器模块 时序仿真波形 存储单元 RAM 同步FIFO 测试信号 功能仿真波形 时序仿真波形 module ram(clk, addr, data, rw, cs); parameter addr_size=8; parameter word_size=16; input clk, rw, cs; input [addr_size-1:0] addr; inout [word_size-1:0] data; reg [word_size-1:0] mem[0:(1 addr_size) - 1]; //存储体 always @(posedge clk) //写入控制 if(cs==1 rw==0) begin mem[addr]=data; end assign data=(csrw)?mem[addr]:16hzzzz; //读出控制 endmodule module fifo(data_in, rd, wr, rst, clk, data_out, full, empty); input [7:0] data_in; input rd, wr, rst, clk; output [7:0] data_out; output full, empty; wire [7:0] data_out; reg full_in, empty_in; reg [7:0] mem [15:0]; reg [3:0] rp, wp; //读写指针 assign full = full_in; assign empty = empty_in; assign data_out = mem[rp]; always@(posedge clk) //正常写入数据 if(wr ~full_in) mem[wp]=data_in; always@(posedge clk or negedge rst) //写指针控制 begin if(!rst) wp=0; else begin if(wr ~full_in) wp= wp+1b1; end end always@(posedge clk or negedge rst) //读指针控制 begin if(!rst) rp = 0; else begin if(rd ~empty_in) rp = rp + 1b1; end end module counter3(qout,cout,data,load,run,reset,clk); output[7:0] qout; output cout; input[7:0] data; input load,run,clk,reset; reg[7:0] qout; always @(posedge clk) begin if (reset) qout=0; //复位 else if(load) qout=data; //载数 else if(run) begin if(qout[3:0]==9) begin qout[3:0]=0; //低四位循环 if (qout[7:4]==5) //从此行开始 qout[7:4]=0; else qout[7:4]=qout[7:4]+1; //完成高四位0到5的循环 end else qout[3:0]=qout[3:0]+1; //低四位加1 e