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CPU 设计 10 计算机科学与技术 姓名：谢xx 学号：201040200xx 一．非常简单的CPU设计规范： 1.确定CPU的用途： 该CPU的字长为8位，寻址范围为64个字节，并且要求能实现4条简单的指令。 2.确定ISA： 要实现的指令集如下： 指令 指令码 操作 COM 00XXXXXX AC←AC′ JREL 01AAAAAA PC←PC+00AAAAAA OR 10AAAAAA AC←AC∨M[00AAAAAA] SUB1 11AAAAAA AC←AC-M[00AAAAAA]-1 要实现该CPU的功能，还需要一些寄存器完成取指，译码和执行的步骤： AR（地址寄存器）—6位，由A[7..0]向存贮器提供地址 PC (程序计数器) —6位，指出下一条指令的地址 DR (数据寄存器) —8位，通过D[7..0]从存贮器接收指令和数据 IR (指令寄存器) —2位，存放从存贮器中取回的指令的操作码部分 3.为CPU设计状态图： 为了确定CPU的状态图，需对每条指令作如下分析： ① 从存贮器中取指令 ② 指令译码 指令执行 二．从存贮器中取指令： ⑴原理：根据冯?诺依曼型的原理（指令在存贮器中顺序存放??????），在CPU能执行指令之前，它必须将这条指令从存贮器中取出，CPU通过执行如下的操作序列完成这个任务： 选择存贮单元由A[5..0]确定 对A[5..0]译码、延迟并向存贮器中发一个信号，使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D[7..0]相连接。CPU从这些引脚读入数据。 ⑵具体的操作 ① 要取的指令的地址存放在程序计数器（PC）中。由于A[5..0]从地址寄存器AR中。这样，取指令周期的第一个状态就是： FETCH1:AR←PC 这一状态的意义是当FETCH为真时，把PC的值送到AR，执行微操作AR←PC，以下同理。 ② CPU必须存贮器中读取指令。为此CPU必须发一个READ信号到存贮器的RD端使存贮器将数据送到D[7..0]上。同时，CPU读进该数据并放到DR中，因为DR是用来访问存贮器的唯一寄存器。同时还实现微操作PC←PC+1,为取下一条指令作准备。 FETCH2:DR←M,PC←PC+1 ③ 作为取指令的一部分，CPU还必须完成两件事。 ?DR的高2位拷贝到IR，母的是确定指令的功能（即将指令的操作码读入IR） ·DR的第六位拷贝到AR。 FETCH3:IR←DR[7..6],AR←DR[5..0] 图1-1 CPU的取指周期 三．指令译码： 由于本CPU只有四条指令，用不同的IR的值来确定四个不同的执行周期： 四．指令执行： 1.COM指令 COM1：AC←AC′;将AC取反，再将结果送回AC中。（在AC的数字电路中实现AC的取反操作） 2.JREL指令 该指令操作码为01AAAAAA,即是将PC加上AAAAAA再送回到PC。 JPEL1：PC←PC+DR；数据寄存器DR和PC的数相加，并把结果存回PC中。 3.OR指令 要完成该指令，CPU要做两个步骤： OR1：DR←M；从存贮器取出一个操作数送到数据寄存器中（M的地址是由A[5..0]确定的） OR2：AC←AC∨DR;数据寄存器DR和AC的数做或操作，并把结果送回AC中。 4.SUB1指令 SUB1指令的执行周期与OR指令相类似，同样也要两个步骤： SUB11：DR←M；从存贮器取出一个操作数送到数据寄存器中 SUB12：AC←AC-DR-1；将AC中的数减去数据寄存器DR再减去1，并把结果放回AC中。 综上，可以得到CPU的完全状态图： 图1-3 CPU的完全状态图 五．建立所需要的数据通路： 1．与CPU的每个状态相关联的微操作（共9个状态） FETCH1：AR←PC FETCH2：DR←M，PC←PC+1 FETCH3：IR←DR[7..6]，AR←DR[5..0] COM1：AC←AC′ JPEL1：PC←PC+DR OR1：DR←M OR2：AC←AC∨DR SUB11：DR←M SUB12：AC←AC-DR-1 2.建立数据通路的原理和方法 存贮器数据通路的原理： 存贮器是通过引脚D[7..0]将数据送给CPU的8位内部总线。 存贮器的地址确定是通过地址引脚A[5..0]和D[7..0]通路，如图1-3： 图1-3 CPU初步的寄存器部分 CPU的内部数据通路： 该CPU的内部数据通路采用在总线的方式，有利于满足各种寄存器数据交换的需要，减少数据通路。 3．CPU内部寄存器控制信号的定义和确定方法 1）.原理：